klayout/testdata/lvs/ringo_simple_io.cir.1

* Extracted by KLayout

.SUBCKT RINGO FB VDD OUT ENABLE VSS
X$1 VDD \$1 VSS VDD FB ENABLE VSS ND2X1
X$2 VDD \$2 VSS VDD \$1 VSS INVX1
X$3 VDD \$3 VSS VDD \$2 VSS INVX1
X$4 VDD \$4 VSS VDD \$3 VSS INVX1
X$5 VDD \$5 VSS VDD \$4 VSS INVX1
X$6 VDD \$6 VSS VDD \$5 VSS INVX1
X$7 VDD \$7 VSS VDD \$6 VSS INVX1
X$8 VDD \$8 VSS VDD \$7 VSS INVX1
X$9 VDD \$9 VSS VDD \$8 VSS INVX1
X$10 VDD \$10 VSS VDD \$9 VSS INVX1
X$11 VDD FB VSS VDD \$10 VSS INVX1
X$12 VDD OUT VSS VDD FB VSS INVX1
.ENDS RINGO

.SUBCKT INVX1 VDD OUT VSS \$4 IN SUBSTRATE
M$1 OUT IN VDD \$4 PMOS L=0.25U W=1.5U AS=0.6375P AD=0.6375P PS=3.85U PD=3.85U
M$2 OUT IN VSS SUBSTRATE NMOS L=0.25U W=0.95U AS=0.40375P AD=0.40375P PS=2.75U
+ PD=2.75U
.ENDS INVX1

.SUBCKT ND2X1 VDD OUT VSS \$4 B A SUBSTRATE
M$1 VDD A OUT \$4 PMOS L=0.25U W=1.5U AS=0.6375P AD=0.3375P PS=3.85U PD=1.95U
M$2 OUT B VDD \$4 PMOS L=0.25U W=1.5U AS=0.3375P AD=0.6375P PS=1.95U PD=3.85U
M$3 \$I3 A VSS SUBSTRATE NMOS L=0.25U W=0.95U AS=0.40375P AD=0.21375P PS=2.75U
+ PD=1.4U
M$4 OUT B \$I3 SUBSTRATE NMOS L=0.25U W=0.95U AS=0.21375P AD=0.40375P PS=1.4U
+ PD=2.75U
.ENDS ND2X1