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OpenRAM
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https://github.com/VLSIDA/OpenRAM.git
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2026-08-29 01:24:39 +02:00
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7fcce2633f35c7cf7a105ecbe910d11521d951cf
OpenRAM
/
compiler
T
History
…
..
characterizer
…
gdsMill
…
tests
…
bank.py
…
bitcell_array.py
…
bitcell.py
…
calibre.py
…
contact.py
…
control_logic.py
…
debug.py
…
design.py
…
example_config.py
…
geometry.py
…
globals.py
…
hierarchical_decoder.py
…
hierarchical_predecode2x4.py
…
hierarchical_predecode3x8.py
…
hierarchical_predecode.py
…
hierarchy_layout.py
…
hierarchy_spice.py
…
lef.py
…
logic_effort_dc.py
…
ms_flop_array.py
…
ms_flop.py
…
nand_2.py
…
nand_3.py
…
nor_2.py
…
openram.py
…
options.py
…
path.py
…
pinv.py
…
precharge_array.py
…
precharge.py
…
ptx.py
…
replica_bitcell.py
…
replica_bitline.py
…
sense_amp_array.py
…
sense_amp.py
…
single_level_column_mux_array.py
…
single_level_column_mux.py
…
sram.py
…
TODO
…
tri_gate_array.py
…
tri_gate.py
…
utils.py
…
vector.py
…
verilog.py
…
wire.py
…
wordline_driver.py
…
write_driver_array.py
…
write_driver.py
…