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verilator
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Deprecate clocker attribute and --clk option (#6463) 

The only use for the clocker attribute and the AstVar::isUsedClock that
is actually necessary today for correctness is to mark top level inputs
of --lib-create blocks as being (or driving) a clock signal. Correctness
of --lib-create (and hence hierarchical blocks) actually used to depend
on having the right optimizations eliminate intermediate clocks (e.g.:
V3Gate), when the top level port was not used directly in a sensitivity
list, or marking top level signals manually via --clk or the clocker
attribute. However V3Sched::partition already needs to trace through the
logic to figure out what signals might drive a sensitivity list, so it
can very easily mark all top level inputs as such.

In this patch we remove the AstVar::attrClocker and AstVar::isUsedClock
attributes, and replace them with AstVar::isPrimaryClock, automatically
set by V3Sched::partition. This eliminates all need for manual
annotation so we are deprecating the --clk/--no-clk options and the
clocker/no_clocker attributes.

This also eliminates the opportunity for any further mis-optimization
similar to #6453.

Regarding the other uses of the removed AstVar attributes:
- As of 5.000, initial edges are triggered via a separate mechanism
  applied in V3Sched, so the use in V3EmitCFunc.cpp is redundant
- Also as of 5.000, we can handle arbitrary sensitivity expressions, so
  the restriction on eliminating clock signals in V3Gate is unnecessary
- Since the recent change when Dfg is applied after V3Scope, it does
  perform the equivalent of GateClkDecomp, so we can delete that pass.
This commit is contained in:
Geza Lore 2025-09-20 16:50:22 +02:00 committed by GitHub
parent 50dfdcb6cc
commit d1eda66668
No known key found for this signature in database
GPG Key ID: B5690EEEBB952194
44 changed files with 252 additions and 483 deletions
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2
bin/verilator
View File

@ -335,8 +335,6 @@ detailed descriptions of these arguments.
--build-jobs <jobs> Parallelism for --build
--cc Create C++ output
-CFLAGS <flags> C++ compiler arguments for makefile
--clk <signal-name> Mark specified signal as clock
--no-clk <signal-name> Prevent marking specified signal as clock
--compiler <compiler-name> Tune for specified C++ compiler
--compiler-include Include additional header in the precompiled one
--converge-limit <loops> Tune convergence settle time

12
docs/guide/exe_verilator.rst
View File

@ -188,6 +188,10 @@ Summary:
.. option:: --clk <signal-name>
Deprecated and has no effect (ignored).
In versions before 5.042:
With :vlopt:`--clk`, the specified signal is marked as a clock signal.
The provided signal name is specified using a RTL hierarchy path. For
@ -208,6 +212,10 @@ Summary:
.. option:: --no-clk <signal-name>
Deprecated and has no effect (ignored).
In versions before 5.042:
Prevent the specified signal from being marked as a clock. See
:vlopt:`--clk`.
@ -2170,6 +2178,10 @@ The grammar of control commands is as follows:
.. option:: no_clocker -module "<modulename>" [-task "<taskname>"] -var "<signame>"
Deprecated and has no effect (ignored).
In versions before 5.042:
Indicates whether the signal is used as clock or not. Verilator uses
this information to mark the signal and any derived signals as clocker.
See :vlopt:`--clk`.

4
docs/guide/extensions.rst
View File

@ -255,6 +255,10 @@ or "`ifdef`"'s may break other tools.
.. option:: /*verilator&32;no_clocker*/
Deprecated and has no effect (ignored).
In versions before 5.042:
Specifies whether the signal is used as clock or not. See :vlopt:`--clk`.
Same as :option:`clocker` and :option:`no_clocker` in configuration

5
src/V3Active.cpp
View File

@ -577,10 +577,7 @@ class ActiveVisitor final : public VNVisitor {
}
}
nodep->sensp()->foreach([](const AstVarRef* refp) {
refp->varp()->usedClock(true);
refp->varScopep()->user1(true);
});
nodep->sensp()->foreach([](const AstVarRef* refp) { refp->varScopep()->user1(true); });
}
void visit(AstVarRef* nodep) override {

52
src/V3Ast.h
View File

@ -514,7 +514,6 @@ public:
TYPENAME, // V3Width processes
//
VAR_BASE, // V3LinkResolve creates for AstPreSel, V3LinkParam removes
VAR_CLOCK_ENABLE, // Ignored, accepted for compatibility
VAR_FORCEABLE, // V3LinkParse moves to AstVar::isForceable
VAR_PORT_DTYPE, // V3LinkDot for V3Width to check port dtype
VAR_PUBLIC, // V3LinkParse moves to AstVar::sigPublic
@ -524,8 +523,6 @@ public:
VAR_ISOLATE_ASSIGNMENTS, // V3LinkParse moves to AstVar::attrIsolateAssign
VAR_SC_BV, // V3LinkParse moves to AstVar::attrScBv
VAR_SFORMAT, // V3LinkParse moves to AstVar::attrSFormat
VAR_CLOCKER, // V3LinkParse moves to AstVar::attrClocker
VAR_NO_CLOCKER, // V3LinkParse moves to AstVar::attrClocker
VAR_SPLIT_VAR // V3LinkParse moves to AstVar::attrSplitVar
};
// clang-format on
@ -542,10 +539,10 @@ public:
"ENUM_NEXT", "ENUM_PREV", "ENUM_NAME", "ENUM_VALID",
"FUNC_ARG_PROTO", "FUNC_RETURN_PROTO",
"TYPEID", "TYPENAME",
"VAR_BASE", "VAR_CLOCK_ENABLE", "VAR_FORCEABLE", "VAR_PORT_DTYPE", "VAR_PUBLIC",
"VAR_BASE", "VAR_FORCEABLE", "VAR_PORT_DTYPE", "VAR_PUBLIC",
"VAR_PUBLIC_FLAT", "VAR_PUBLIC_FLAT_RD", "VAR_PUBLIC_FLAT_RW",
"VAR_ISOLATE_ASSIGNMENTS", "VAR_SC_BV", "VAR_SFORMAT", "VAR_CLOCKER",
"VAR_NO_CLOCKER", "VAR_SPLIT_VAR"
"VAR_ISOLATE_ASSIGNMENTS", "VAR_SC_BV", "VAR_SFORMAT",
"VAR_SPLIT_VAR"
};
// clang-format on
return names[m_e];
@ -1086,49 +1083,6 @@ inline std::ostream& operator<<(std::ostream& os, const VBranchPred& rhs) {
return os << rhs.ascii();
}
// ######################################################################
class VVarAttrClocker final {
public:
enum en : uint8_t { CLOCKER_UNKNOWN = 0, CLOCKER_YES, CLOCKER_NO, _ENUM_END };
enum en m_e;
// CONSTRUCTOR - note defaults to *UNKNOWN*
VVarAttrClocker()
: m_e{CLOCKER_UNKNOWN} {}
// cppcheck-suppress noExplicitConstructor
constexpr VVarAttrClocker(en _e)
: m_e{_e} {}
explicit VVarAttrClocker(int _e)
: m_e(static_cast<en>(_e)) {} // Need () or GCC 4.8 false warning
constexpr operator en() const { return m_e; }
bool unknown() const { return m_e == CLOCKER_UNKNOWN; }
VVarAttrClocker invert() const {
if (m_e == CLOCKER_YES) {
return CLOCKER_NO;
} else if (m_e == CLOCKER_NO) {
return CLOCKER_YES;
} else {
return m_e;
}
}
const char* ascii() const {
static const char* const names[] = {"", "clker", "non_clker"};
return names[m_e];
}
};
constexpr bool operator==(const VVarAttrClocker& lhs, const VVarAttrClocker& rhs) {
return lhs.m_e == rhs.m_e;
}
constexpr bool operator==(const VVarAttrClocker& lhs, VVarAttrClocker::en rhs) {
return lhs.m_e == rhs;
}
constexpr bool operator==(VVarAttrClocker::en lhs, const VVarAttrClocker& rhs) {
return lhs == rhs.m_e;
}
inline std::ostream& operator<<(std::ostream& os, const VVarAttrClocker& rhs) {
return os << rhs.ascii();
}
//######################################################################
class VAlwaysKwd final {

12
src/V3AstNodeOther.h
View File

@ -1845,13 +1845,13 @@ class AstVar final : public AstNode {
VDirection m_direction; // Direction input/output etc
VDirection m_declDirection; // Declared direction input/output etc
VLifetime m_lifetime; // Lifetime
VVarAttrClocker m_attrClocker;
VRandAttr m_rand; // Randomizability of this variable (rand, randc, etc)
int m_pinNum = 0; // For XML, if non-zero the connection pin number
bool m_ansi : 1; // Params or pins declared in the module header, rather than the body
bool m_declTyped : 1; // Declared as type (for dedup check)
bool m_tristate : 1; // Inout or triwire or trireg
bool m_primaryIO : 1; // In/out to top level (or directly assigned from same)
bool m_primaryClock : 1; // In/out to top level and is, or combinationally drives a SenItem
bool m_sc : 1; // SystemC variable
bool m_scClocked : 1; // SystemC sc_clk<> needed
bool m_scSensitive : 1; // SystemC sensitive() needed
@ -1859,7 +1859,6 @@ class AstVar final : public AstNode {
bool m_sigModPublic : 1; // User C code accesses this signal and module
bool m_sigUserRdPublic : 1; // User C code accesses this signal, read only
bool m_sigUserRWPublic : 1; // User C code accesses this signal, read-write
bool m_usedClock : 1; // Signal used as a clock
bool m_usedParam : 1; // Parameter is referenced (on link; later signals not setup)
bool m_usedLoopIdx : 1; // Variable subject of for unrolling
bool m_funcLocal : 1; // Local variable for a function
@ -1902,10 +1901,10 @@ class AstVar final : public AstNode {
m_declTyped = false;
m_tristate = false;
m_primaryIO = false;
m_primaryClock = false;
m_sc = false;
m_scClocked = false;
m_scSensitive = false;
m_usedClock = false;
m_usedParam = false;
m_usedLoopIdx = false;
m_sigPublic = false;
@ -1946,7 +1945,6 @@ class AstVar final : public AstNode {
m_ignorePostWrite = false;
m_ignoreSchedWrite = false;
m_dfgMultidriven = false;
m_attrClocker = VVarAttrClocker::CLOCKER_UNKNOWN;
}
public:
@ -2043,7 +2041,6 @@ public:
void ansi(bool flag) { m_ansi = flag; }
void declTyped(bool flag) { m_declTyped = flag; }
void sensIfacep(AstIface* nodep) { m_sensIfacep = nodep; }
void attrClocker(VVarAttrClocker flag) { m_attrClocker = flag; }
void attrFileDescr(bool flag) { m_fileDescr = flag; }
void attrScClocked(bool flag) { m_scClocked = flag; }
void attrScBv(bool flag) { m_attrScBv = flag; }
@ -2051,7 +2048,6 @@ public:
void attrSFormat(bool flag) { m_attrSFormat = flag; }
void attrSplitVar(bool flag) { m_attrSplitVar = flag; }
void rand(const VRandAttr flag) { m_rand = flag; }
void usedClock(bool flag) { m_usedClock = flag; }
void usedParam(bool flag) { m_usedParam = flag; }
void usedLoopIdx(bool flag) { m_usedLoopIdx = flag; }
void sigPublic(bool flag) { m_sigPublic = flag; }
@ -2132,6 +2128,8 @@ public:
bool isTristate() const { return m_tristate; }
bool isPrimaryIO() const VL_MT_SAFE { return m_primaryIO; }
bool isPrimaryInish() const { return isPrimaryIO() && isNonOutput(); }
bool isPrimaryClock() const VL_MT_SAFE { return m_primaryClock; }
void setPrimaryClock() { m_primaryClock = true; }
bool isIfaceRef() const { return varType() == VVarType::IFACEREF; }
void setIfaceRef() {
m_direction = VDirection::NONE;
@ -2161,7 +2159,6 @@ public:
const AstBasicDType* const bdtypep = basicp();
return bdtypep && bdtypep->isBitLogic();
}
bool isUsedClock() const VL_MT_SAFE { return m_usedClock; }
bool isUsedParam() const { return m_usedParam; }
bool isUsedLoopIdx() const { return m_usedLoopIdx; }
bool isSc() const VL_MT_SAFE { return m_sc; }
@ -2193,7 +2190,6 @@ public:
bool attrSplitVar() const { return m_attrSplitVar; }
bool attrIsolateAssign() const { return m_attrIsolateAssign; }
AstIface* sensIfacep() const { return m_sensIfacep; }
VVarAttrClocker attrClocker() const { return m_attrClocker; }
VRandAttr rand() const { return m_rand; }
string verilogKwd() const override;
void lifetime(const VLifetime& flag) { m_lifetime = flag; }

6
src/V3AstNodes.cpp
View File

@ -2686,11 +2686,11 @@ void AstVar::dump(std::ostream& str) const {
this->AstNode::dump(str);
if (isSc()) str << " [SC]";
if (isPrimaryIO()) str << (isInout() ? " [PIO]" : (isWritable() ? " [PO]" : " [PI]"));
if (isPrimaryClock()) str << " [PCLK]";
if (isIO()) str << " " << direction().ascii();
if (isConst()) str << " [CONST]";
if (isPullup()) str << " [PULLUP]";
if (isPulldown()) str << " [PULLDOWN]";
if (isUsedClock()) str << " [CLK]";
if (isSigPublic()) str << " [P]";
if (isSigUserRdPublic()) str << " [PRD]";
if (isSigUserRWPublic()) str << " [PWR]";
@ -2709,7 +2709,6 @@ void AstVar::dump(std::ostream& str) const {
if (isDpiOpenArray()) str << " [DPIOPENA]";
if (ignorePostWrite()) str << " [IGNPWR]";
if (ignoreSchedWrite()) str << " [IGNWR]";
if (!attrClocker().unknown()) str << " [" << attrClocker().ascii() << "] ";
if (!lifetime().isNone()) str << " [" << lifetime().ascii() << "] ";
str << " " << varType();
}
@ -2717,11 +2716,11 @@ void AstVar::dumpJson(std::ostream& str) const {
dumpJsonStrFunc(str, origName);
dumpJsonBoolFunc(str, isSc);
dumpJsonBoolFunc(str, isPrimaryIO);
dumpJsonBoolFunc(str, isPrimaryClock);
dumpJsonStr(str, "direction", direction().ascii());
dumpJsonBoolFunc(str, isConst);
dumpJsonBoolFunc(str, isPullup);
dumpJsonBoolFunc(str, isPulldown);
dumpJsonBoolFunc(str, isUsedClock);
dumpJsonBoolFunc(str, isSigPublic);
dumpJsonBoolFunc(str, isLatched);
dumpJsonBoolFunc(str, isUsedLoopIdx);
@ -2731,7 +2730,6 @@ void AstVar::dumpJson(std::ostream& str) const {
dumpJsonBoolFunc(str, isDpiOpenArray);
dumpJsonBoolFunc(str, isFuncReturn);
dumpJsonBoolFunc(str, isFuncLocal);
dumpJsonStr(str, "attrClocker", (attrClocker().unknown() ? "UNKNOWN" : attrClocker().ascii()));
dumpJsonStr(str, "lifetime", lifetime().ascii());
dumpJsonStr(str, "varType", varType().ascii());
if (dtypep()) dumpJsonStr(str, "dtypeName", dtypep()->name());

1
src/V3DfgRegularize.cpp
View File

@ -95,7 +95,6 @@ class DfgRegularize final {
// The replacement will be read in the module, mark as such so it doesn't get removed.
drvp->setHasModRdRefs();
drvp->varp()->propagateAttrFrom(varp->varp());
if (varp->varp()->isUsedClock()) drvp->varp()->usedClock(true);
return true;
}

7
src/V3EmitCFunc.cpp
View File

@ -790,12 +790,7 @@ string EmitCFunc::emitVarResetRecurse(const AstVar* varp, bool constructing,
return out;
} else {
string out = varNameProtected + suffix;
// If --x-initial-edge is set, we want to force an initial
// edge on uninitialized clocks (from 'X' to whatever the
// first value is). Since the class is instantiated before
// initial blocks are evaluated, this should not clash
// with any initial block settings.
if (zeroit || (v3Global.opt.xInitialEdge() && varp->isUsedClock())) {
if (zeroit) {
out += " = 0;\n";
} else {
emitVarResetScopeHash();

2
src/V3EmitCModel.cpp
View File

@ -329,7 +329,7 @@ class EmitCModel final : public EmitCFunc {
if (v3Global.usesTiming()) puts("SC_METHOD(eval_sens);\n");
for (AstNode* nodep = modp->stmtsp(); nodep; nodep = nodep->nextp()) {
if (const AstVar* const varp = VN_CAST(nodep, Var)) {
if (varp->isNonOutput() && (varp->isScSensitive() || varp->isUsedClock())) {
if (varp->isNonOutput() && (varp->isScSensitive() || varp->isPrimaryClock())) {
int vects = 0;
// This isn't very robust and may need cleanup for other data types
for (AstUnpackArrayDType* arrayp

5
src/V3EmitXml.cpp
View File

@ -198,11 +198,6 @@ class EmitXmlFileVisitor final : public VNVisitorConst {
puts(" origName=");
putsQuoted(nodep->origName());
// Attributes
if (nodep->attrClocker() == VVarAttrClocker::CLOCKER_YES) {
puts(" clocker=\"true\"");
} else if (nodep->attrClocker() == VVarAttrClocker::CLOCKER_NO) {
puts(" clocker=\"false\"");
}
if (nodep->attrIsolateAssign()) puts(" isolate_assignments=\"true\"");
if (nodep->isLatched()) puts(" latched=\"true\"");
if (nodep->isSigPublic()) puts(" public=\"true\"");

174
src/V3Gate.cpp
View File

@ -95,23 +95,16 @@ public:
bool isTop() const { return m_isTop; }
void setIsTop() { m_isTop = true; }
bool isClock() const { return m_isClock; }
void setIsClock() {
m_isClock = true;
setConsumed("isclk");
}
void setIsClock() { m_isClock = true; }
AstNode* rstSyncNodep() const { return m_rstSyncNodep; }
void rstSyncNodep(AstNode* nodep) { m_rstSyncNodep = nodep; }
AstNode* rstAsyncNodep() const { return m_rstAsyncNodep; }
void rstAsyncNodep(AstNode* nodep) { m_rstAsyncNodep = nodep; }
// METHODS
void propagateAttrClocksFrom(GateVarVertex* fromp) {
// Propagate clock and general attribute onto this node
void propagateAttrFrom(GateVarVertex* fromp) {
varScp()->varp()->propagateAttrFrom(fromp->varScp()->varp());
if (fromp->isClock()) {
varScp()->varp()->usedClock(true);
setIsClock();
}
if (fromp->isClock()) setIsClock();
}
// DOT debug
@ -179,7 +172,6 @@ public:
vVtxp->clearReducibleAndDedupable("isTop");
vVtxp->setConsumed("isTop");
}
if (vscp->varp()->isUsedClock()) vVtxp->setConsumed("clock");
}
return vVtxp;
}
@ -404,125 +396,6 @@ public:
}
};
//######################################################################
// Recurse through the graph, looking for clock vectors to bypass
class GateClkDecomp final {
// NODE STATE
// AstVarScope::user2p -> bool: already visited
const VNUser2InUse m_inuser2;
GateGraph& m_graph; // The graph being processed
bool m_clkVectors = false; // A non-single-bit variable is involved in the path
GateVarVertex* m_clkVtxp = nullptr; // The canonical clock variable vertex
GateConcatVisitor m_concatVisitor;
// Statistics
size_t m_seenClkVectors = 0;
size_t m_decomposedClkVectors = 0;
void visit(GateVarVertex* vVtxp, int offset) {
AstVarScope* const vscp = vVtxp->varScp();
// Can't propagate if this variable might be forced
if (vscp->varp()->isForced()) return;
// Check that we haven't been here before
if (vscp->user2SetOnce()) return;
UINFO(9, "CLK DECOMP Var - " << vVtxp << " : " << vscp);
VL_RESTORER(m_clkVectors);
if (vscp->varp()->width() > 1) {
m_clkVectors = true;
++m_seenClkVectors;
}
// Edge might be deleted, so need unlinkable iteration
for (V3GraphEdge* const edgep : vVtxp->outEdges().unlinkable()) {
visit(edgep->top()->as<GateLogicVertex>(), offset, vscp);
}
vscp->user2(false);
}
void visit(GateLogicVertex* lVtxp, int offset, AstVarScope* lastVscp) {
int clkOffset = offset;
const AstAssignW* const assignp = VN_CAST(lVtxp->nodep(), AssignW);
if (!assignp || assignp->timingControlp()) return;
UASSERT_OBJ(lVtxp->outSize1(), assignp, "ASSIGNW Driving more than 1 LHS?");
AstNodeExpr* const rhsp = assignp->rhsp();
AstNodeExpr* const lhsp = assignp->lhsp();
// RHS
if (const AstSel* const rselp = VN_CAST(rhsp, Sel)) {
if (VN_IS(rselp->lsbp(), Const)) {
if (clkOffset < rselp->lsbConst() || clkOffset > rselp->msbConst()) return;
clkOffset -= rselp->lsbConst();
} else {
return;
}
} else if (AstConcat* const rcatp = VN_CAST(rhsp, Concat)) {
int concat_offset;
if (!m_concatVisitor.concatOffset(rcatp, lastVscp, concat_offset /*ref*/)) return;
clkOffset += concat_offset;
} else if (!VN_IS(rhsp, VarRef)) {
return;
}
// LHS
if (const AstSel* const lselp = VN_CAST(lhsp, Sel)) {
if (VN_IS(lselp->lsbp(), Const)) {
clkOffset += lselp->lsbConst();
} else {
return;
}
} else if (const AstVarRef* const refp = VN_CAST(lhsp, VarRef)) {
if (refp->dtypep()->width() == 1 && m_clkVectors) {
UASSERT_OBJ(clkOffset == 0, assignp,
"Should only make it here with clkOffset == 0");
rhsp->replaceWith(
new AstVarRef{rhsp->fileline(), m_clkVtxp->varScp(), VAccess::READ});
while (V3GraphEdge* const edgep = lVtxp->inEdges().frontp()) {
VL_DO_DANGLING(edgep->unlinkDelete(), edgep);
}
m_graph.addEdge(m_clkVtxp, lVtxp, 1);
++m_decomposedClkVectors;
}
} else {
return;
}
visit(lVtxp->outEdges().frontp()->top()->as<GateVarVertex>(), clkOffset);
}
explicit GateClkDecomp(GateGraph& graph)
: m_graph{graph} {
UINFO(9, "Starting clock decomposition");
for (V3GraphVertex& vtx : graph.vertices()) {
GateVarVertex* const vVtxp = vtx.cast<GateVarVertex>();
if (!vVtxp) continue;
const AstVarScope* const vscp = vVtxp->varScp();
if (vscp->varp()->attrClocker() != VVarAttrClocker::CLOCKER_YES) continue;
if (vscp->varp()->width() == 1) {
UINFO(9, "CLK DECOMP - " << vVtxp << " : " << vscp);
m_clkVtxp = vVtxp;
visit(vVtxp, 0);
}
}
}
~GateClkDecomp() {
V3Stats::addStat("Optimizations, Clocker seen vectors", m_seenClkVectors);
V3Stats::addStat("Optimizations, Clocker decomposed vectors", m_decomposedClkVectors);
}
public:
static void apply(GateGraph& graph) { GateClkDecomp{graph}; }
};
//######################################################################
// Is this a simple expression with a single input and single output?
@ -547,10 +420,6 @@ class GateOkVisitor final : public VNVisitorConst {
m_isSimple = false;
}
static bool multiInputOptimizable(const AstVarScope* vscp) {
return !vscp->varp()->isUsedClock();
}
// VISITORS
void visit(AstNodeVarRef* nodep) override {
if (!m_isSimple) return;
@ -573,12 +442,7 @@ class GateOkVisitor final : public VNVisitorConst {
AstVarScope* const vscp = nodep->varScopep();
// TODO: possible bug, should it be >= 1 as add is below?
if (m_readVscps.size() > 1) {
const AstVarScope* const lastVscp = m_readVscps.back();
if (m_buffersOnly) {
clearSimple(">1 rhs varRefs");
} else if (!multiInputOptimizable(vscp) || !multiInputOptimizable(lastVscp)) {
clearSimple("!multiInputOptimizable");
}
if (m_buffersOnly) clearSimple(">1 rhs varRefs");
}
m_readVscps.push_back(vscp);
}
@ -594,16 +458,7 @@ class GateOkVisitor final : public VNVisitorConst {
} else {
iterateChildrenConst(nodep);
}
// We don't push logic other than assignments/NOTs into SenItems
// This avoids a mess in computing what exactly a POSEDGE is
// V3Const cleans up any NOTs by flipping the edges for us
if (m_buffersOnly
&& !(
VN_IS(nodep->rhsp(), VarRef)
// Avoid making non-clocked logic into clocked,
// as it slows down the verilator_sim_benchmark
|| (VN_IS(nodep->rhsp(), Not) && VN_IS(VN_AS(nodep->rhsp(), Not)->lhsp(), VarRef)
&& VN_AS(VN_AS(nodep->rhsp(), Not)->lhsp(), VarRef)->varp()->isUsedClock()))) {
if (m_buffersOnly && !VN_IS(nodep->rhsp(), VarRef)) {
clearSimple("Not a buffer (goes to a clock)");
}
}
@ -806,7 +661,7 @@ class GateInline final {
commitSubstitutions(logicp);
// Can we eliminate?
const GateOkVisitor okVisitor{logicp, vVtxp->isClock(), false};
const GateOkVisitor okVisitor{logicp, false, false};
// Was it ok?
if (!okVisitor.isSimple()) continue;
@ -853,6 +708,15 @@ class GateInline final {
for (V3GraphEdge* const edgep : vVtxp->outEdges().unlinkable()) {
GateLogicVertex* const dstVtxp = edgep->top()->as<GateLogicVertex>();
// Do not inline anything other than buffers and inverters into
// sensitivity lists. If the signal becomes constant, we might
// miss an initialization time edge.
if (VN_IS(dstVtxp->nodep(), SenItem)) {
AstNode* nodep = substp;
if (AstNot* const notp = VN_CAST(nodep, Not)) nodep = notp->lhsp();
if (!VN_IS(nodep, VarRef)) continue;
}
// If the consumer logic writes one of the variables that the substitution
// is reading, then we would get a cycles, so we cannot do that.
bool canInline = true;
@ -890,7 +754,7 @@ class GateInline final {
GateVarVertex* const varvertexp = m_graph.makeVarVertex(newVscp);
m_graph.addEdge(varvertexp, dstVtxp, 1);
// Propagate clock attribute onto generating node
varvertexp->propagateAttrClocksFrom(vVtxp);
varvertexp->propagateAttrFrom(vVtxp);
}
// Remove the edge
@ -1192,7 +1056,7 @@ class GateDedupe final {
}
// Propagate attributes
dupVVtxp->propagateAttrClocksFrom(vVtxp);
dupVVtxp->propagateAttrFrom(vVtxp);
}
// Given iterated logic, starting at consumerVtxp, returns a varref that
@ -1416,10 +1280,6 @@ void V3Gate::gateAll(AstNetlist* netlistp) {
// Warn, before loss of sync/async pointers
v3GateWarnSyncAsync(*graphp);
// Decompose clock vectors -- need to do this before removing redundant edges
GateClkDecomp::apply(*graphp);
if (dumpGraphLevel() >= 6) graphp->dumpDotFilePrefixed("gate_decomp");
// Remove redundant edges. Edge weighs are added, so a variable read twice by
// the same logic block will have and edge to the logic block with weight 2
graphp->removeRedundantEdgesSum(&V3GraphEdge::followAlwaysTrue);

12
src/V3LinkParse.cpp
View File

@ -437,10 +437,6 @@ class LinkParseVisitor final : public VNVisitor {
UASSERT_OBJ(typep, nodep, "Attribute not attached to typedef");
typep->attrPublic(true);
VL_DO_DANGLING(nodep->unlinkFrBack()->deleteTree(), nodep);
} else if (nodep->attrType() == VAttrType::VAR_CLOCK_ENABLE) {
UASSERT_OBJ(m_varp, nodep, "Attribute not attached to variable");
// Accepted and silently ignored for backward compatibility, but has no effect
VL_DO_DANGLING(nodep->unlinkFrBack()->deleteTree(), nodep);
} else if (nodep->attrType() == VAttrType::VAR_FORCEABLE) {
UASSERT_OBJ(m_varp, nodep, "Attribute not attached to variable");
m_varp->setForceable();
@ -487,14 +483,6 @@ class LinkParseVisitor final : public VNVisitor {
UASSERT_OBJ(m_varp, nodep, "Attribute not attached to variable");
m_varp->attrScBv(true);
VL_DO_DANGLING(nodep->unlinkFrBack()->deleteTree(), nodep);
} else if (nodep->attrType() == VAttrType::VAR_CLOCKER) {
UASSERT_OBJ(m_varp, nodep, "Attribute not attached to variable");
m_varp->attrClocker(VVarAttrClocker::CLOCKER_YES);
VL_DO_DANGLING(nodep->unlinkFrBack()->deleteTree(), nodep);
} else if (nodep->attrType() == VAttrType::VAR_NO_CLOCKER) {
UASSERT_OBJ(m_varp, nodep, "Attribute not attached to variable");
m_varp->attrClocker(VVarAttrClocker::CLOCKER_NO);
VL_DO_DANGLING(nodep->unlinkFrBack()->deleteTree(), nodep);
}
}

16
src/V3Options.cpp
View File

@ -386,14 +386,6 @@ bool V3Options::isLibraryFile(const string& filename, const string& libname) con
void V3Options::addLibraryFile(const string& filename, const string& libname) {
m_libraryFiles.insert({filename, libname});
}
bool V3Options::isClocker(const string& signame) const {
return m_clockers.find(signame) != m_clockers.end();
}
void V3Options::addClocker(const string& signame) { m_clockers.insert(signame); }
bool V3Options::isNoClocker(const string& signame) const {
return m_noClockers.find(signame) != m_noClockers.end();
}
void V3Options::addNoClocker(const string& signame) { m_noClockers.insert(signame); }
void V3Options::addVFile(const string& filename, const string& libname) {
// We use a list for v files, because it's legal to have includes
// in a specific order and multiple of them.
@ -1227,8 +1219,12 @@ void V3Options::parseOptsList(FileLine* fl, const string& optdir, int argc,
DECL_OPTION("-CFLAGS", CbVal, callStrSetter(&V3Options::addCFlags));
DECL_OPTION("-cc", CbCall, [this]() { ccSet(); });
DECL_OPTION("-clk", CbVal, callStrSetter(&V3Options::addClocker));
DECL_OPTION("-no-clk", CbVal, callStrSetter(&V3Options::addNoClocker));
DECL_OPTION("-clk", CbVal, [fl](const std::string&) {
fl->v3warn(DEPRECATED, "Option '--clk' is deprecated and has no effect.");
});
DECL_OPTION("-no-clk", CbVal, [fl](const std::string&) {
fl->v3warn(DEPRECATED, "Option '--no-clk' is deprecated and has no effect.");
});
DECL_OPTION("-comp-limit-blocks", Set, &m_compLimitBlocks).undocumented();
DECL_OPTION("-comp-limit-members", Set,
&m_compLimitMembers)

6
src/V3Options.h
View File

@ -236,8 +236,6 @@ private:
V3StringSet m_future0s; // argument: -future list
V3StringSet m_future1s; // argument: -future1 list
VFileLibSet m_libraryFiles; // argument: Verilog -v files
V3StringSet m_clockers; // argument: Verilog -clk signals
V3StringSet m_noClockers; // argument: Verilog -noclk signals
VFileLibList m_vFiles; // argument: Verilog files to read
VFileLibSet m_vltFiles; // argument: Verilator config files to read
V3StringList m_forceIncs; // argument: -FI
@ -496,8 +494,6 @@ public:
void addLdLibs(const string& filename);
void addMakeFlags(const string& filename);
void addLibraryFile(const string& filename, const string& libname);
void addClocker(const string& signame);
void addNoClocker(const string& signame);
void addVFile(const string& filename, const string& libname);
void addVltFile(const string& filename, const string& libname);
void addForceInc(const string& filename);
@ -724,8 +720,6 @@ public:
bool isFuture0(const string& flag) const;
bool isFuture1(const string& flag) const;
bool isLibraryFile(const string& filename, const string& libname) const;
bool isClocker(const string& signame) const;
bool isNoClocker(const string& signame) const;
// ACCESSORS (optimization options)
bool fAcycSimp() const { return m_fAcycSimp; }

6
src/V3ProtectLib.cpp
View File

@ -425,7 +425,7 @@ class ProtectVisitor final : public VNVisitor {
void visit(AstVar* nodep) override {
if (!nodep->isIO()) return;
if (nodep->direction() == VDirection::INPUT) {
if (nodep->isUsedClock() || nodep->attrClocker() == VVarAttrClocker::CLOCKER_YES) {
if (nodep->isPrimaryClock()) {
UASSERT_OBJ(m_hasClk, nodep, "checkIfClockExists() didn't find this clock");
handleClock(nodep);
} else {
@ -514,9 +514,7 @@ class ProtectVisitor final : public VNVisitor {
static bool checkIfClockExists(const AstNodeModule* modp) {
for (const AstNode* stmtp = modp->stmtsp(); stmtp; stmtp = stmtp->nextp()) {
if (const AstVar* const varp = VN_CAST(stmtp, Var)) {
if (varp->direction() == VDirection::INPUT
&& (varp->isUsedClock()
|| varp->attrClocker() == VVarAttrClocker::CLOCKER_YES)) {
if (varp->direction() == VDirection::INPUT && varp->isPrimaryClock()) {
return true;
}
}

8
src/V3SchedPartition.cpp
View File

@ -103,6 +103,8 @@ public:
: V3GraphVertex{graphp}
, m_vscp{vscp} {}
AstVar* varp() const { return m_vscp->varp(); }
// LCOV_EXCL_START // Debug code
string name() const override VL_MT_STABLE { return m_vscp->name(); }
string dotShape() const override {
@ -315,6 +317,12 @@ void colorActiveRegion(V3Graph& graph) {
// Enqueue all parent vertices that feed this vertex.
for (V3GraphEdge& edge : vtx.inEdges()) queue.push_back(edge.fromp());
// Mark top level ports that drive a sensitivity list
if (SchedVarVertex* const vvtxp = vtx.cast<SchedVarVertex>()) {
AstVar* const varp = vvtxp->varp();
if (varp->isPrimaryIO()) varp->setPrimaryClock();
}
// If this is a logic vertex, also enqueue all variable vertices that are driven from this
// logic. This will ensure that if a variable is set in the active region, then all
// settings of that variable will be in the active region.

6
src/V3Scope.cpp
View File

@ -273,12 +273,6 @@ class ScopeVisitor final : public VNVisitor {
UINFO(6, " New scope " << varscp);
if (m_aboveCellp && !m_aboveCellp->isTrace()) varscp->trace(false);
nodep->user1p(varscp);
if (v3Global.opt.isClocker(varscp->prettyName())) {
nodep->attrClocker(VVarAttrClocker::CLOCKER_YES);
}
if (v3Global.opt.isNoClocker(varscp->prettyName())) {
nodep->attrClocker(VVarAttrClocker::CLOCKER_NO);
}
UASSERT_OBJ(m_scopep, nodep, "No scope for var");
m_varScopes.emplace(std::make_pair(nodep, m_scopep), varscp);
m_scopep->addVarsp(varscp);

20
src/V3VariableOrder.cpp
View File

@ -221,16 +221,16 @@ class VariableOrder final {
// Compute attributes up front
// Stratum
const int sigbytes = varp->dtypeSkipRefp()->widthAlignBytes();
const uint8_t stratum = (v3Global.opt.hierChild() && varp->isPrimaryIO()) ? 0
: (varp->isUsedClock() && varp->widthMin() == 1) ? 1
: VN_IS(varp->dtypeSkipRefp(), UnpackArrayDType) ? 9
: (varp->basicp() && varp->basicp()->isOpaque()) ? 8
: (varp->isScBv() || varp->isScBigUint()) ? 7
: (sigbytes == 8) ? 6
: (sigbytes == 4) ? 5
: (sigbytes == 2) ? 3
: (sigbytes == 1) ? 2
: 10;
const uint8_t stratum = (v3Global.opt.hierChild() && varp->isPrimaryIO()) ? 0
: (varp->isPrimaryClock() && varp->widthMin() == 1) ? 1
: VN_IS(varp->dtypeSkipRefp(), UnpackArrayDType) ? 9
: (varp->basicp() && varp->basicp()->isOpaque()) ? 8
: (varp->isScBv() || varp->isScBigUint()) ? 7
: (sigbytes == 8) ? 6
: (sigbytes == 4) ? 5
: (sigbytes == 2) ? 3
: (sigbytes == 1) ? 2
: 10;
m_attributes.emplace(varp, VarAttributes{stratum, EmitCUtil::isAnonOk(varp)});
}
}

19
src/verilog.y
View File

@ -3009,9 +3009,9 @@ sigAttrList<nodep>:
;
sigAttr<nodep>:
yVL_CLOCKER { $$ = new AstAttrOf{$1, VAttrType::VAR_CLOCKER}; }
| yVL_NO_CLOCKER { $$ = new AstAttrOf{$1, VAttrType::VAR_NO_CLOCKER}; }
| yVL_CLOCK_ENABLE { $$ = new AstAttrOf{$1, VAttrType::VAR_CLOCK_ENABLE}; }
yVL_CLOCKER { $$ = nullptr; /* Historical, now has no effect */ }
| yVL_NO_CLOCKER { $$ = nullptr; /* Historical, now has no effect */ }
| yVL_CLOCK_ENABLE { $$ = nullptr; /* Historical, now has no effect */ }
| yVL_FORCEABLE { $$ = new AstAttrOf{$1, VAttrType::VAR_FORCEABLE}; }
| yVL_PUBLIC { $$ = new AstAttrOf{$1, VAttrType::VAR_PUBLIC}; v3Global.dpi(true); }
| yVL_PUBLIC_FLAT { $$ = new AstAttrOf{$1, VAttrType::VAR_PUBLIC_FLAT}; v3Global.dpi(true); }
@ -7906,6 +7906,8 @@ vltItem:
}}
| vltVarAttrFront vltDModuleE vltDFTaskE vltVarAttrVarE attr_event_controlE
{ V3Control::addVarAttr($<fl>1, *$2, *$3, *$4, $1, $5); }
| vltVarAttrFrontDeprecated vltDModuleE vltDFTaskE vltVarAttrVarE
{ /* Historical, now has no effect */ }
| vltInlineFront vltDModuleE vltDFTaskE
{ V3Control::addInline($<fl>1, *$2, *$3, $1); }
| yVLT_COVERAGE_BLOCK_OFF vltDFile
@ -8032,10 +8034,7 @@ vltVarAttrVarE<strp>:
;
vltVarAttrFront<attrtypeen>:
yVLT_CLOCK_ENABLE { $$ = VAttrType::VAR_CLOCK_ENABLE; }
| yVLT_CLOCKER { $$ = VAttrType::VAR_CLOCKER; }
| yVLT_ISOLATE_ASSIGNMENTS { $$ = VAttrType::VAR_ISOLATE_ASSIGNMENTS; }
| yVLT_NO_CLOCKER { $$ = VAttrType::VAR_NO_CLOCKER; }
yVLT_ISOLATE_ASSIGNMENTS { $$ = VAttrType::VAR_ISOLATE_ASSIGNMENTS; }
| yVLT_FORCEABLE { $$ = VAttrType::VAR_FORCEABLE; }
| yVLT_PUBLIC { $$ = VAttrType::VAR_PUBLIC; v3Global.dpi(true); }
| yVLT_PUBLIC_FLAT { $$ = VAttrType::VAR_PUBLIC_FLAT; v3Global.dpi(true); }
@ -8046,6 +8045,12 @@ vltVarAttrFront<attrtypeen>:
| yVLT_SPLIT_VAR { $$ = VAttrType::VAR_SPLIT_VAR; }
;
vltVarAttrFrontDeprecated:
yVLT_CLOCK_ENABLE { }
| yVLT_CLOCKER { }
| yVLT_NO_CLOCKER { }
;
//**********************************************************************
%%
// For implementation functions see V3ParseGrammar.cpp

2
test_regress/driver.py
View File

@ -799,7 +799,7 @@ class VlTest:
"10"
]
self.verilator_flags2 = []
self.verilator_flags3 = ["--clk clk"]
self.verilator_flags3 = []
self.verilator_make_gmake = True
self.verilator_make_cmake = False
self.verilated_debug = Args.verilated_debug

14
test_regress/t/t_clk_concat.py
View File

@ -15,20 +15,6 @@ out_filename = test.obj_dir + "/V" + test.name + ".tree.json"
test.compile(verilator_flags2=["+define+ATTRIBUTES --no-json-edit-nums"])
if test.vlt_all:
test.file_grep(
out_filename,
r'{"type":"VAR","name":"clk0",.*"loc":"\w,74:[^"]*",.*"origName":"clk0",.*"direction":"INPUT",.*"isSigPublic":true,.*"attrClocker":"clker",.*"varType":"PORT",.*"dtypeName":"logic"'
)
test.file_grep(
out_filename,
r'{"type":"VAR","name":"clk1",.*"loc":"\w,75:[^"]*",.*"origName":"clk1",.*"direction":"INPUT",.*"isSigPublic":true,.*"attrClocker":"clker",.*"varType":"PORT",.*"dtypeName":"logic"'
)
test.file_grep(
out_filename,
r'{"type":"VAR","name":"clk2",.*"loc":"\w,76:[^"]*",.*"origName":"clk2",.*"direction":"INPUT",.*"isSigPublic":true,.*"attrClocker":"clker",.*"varType":"PORT",.*"dtypeName":"logic"'
)
test.execute()
test.passes()

18
test_regress/t/t_clk_concat_vlt.py
View File

@ -16,24 +16,6 @@ out_filename = test.obj_dir + "/V" + test.name + ".tree.json"
test.compile(verilator_flags2=["--no-json-edit-nums", "t/t_clk_concat.vlt"])
if test.vlt_all:
test.file_grep(
out_filename,
r'{"type":"VAR","name":"clk0",.*"loc":"\w,78:[^"]*",.*"origName":"clk0",.*"direction":"INPUT",.*"isSigPublic":true,.*"attrClocker":"clker",.*"varType":"PORT",.*"dtypeName":"logic"'
)
test.file_grep(
out_filename,
r'{"type":"VAR","name":"clk1",.*"loc":"\w,79:[^"]*",.*"origName":"clk1",.*"direction":"INPUT",.*"isSigPublic":true,.*"attrClocker":"clker",.*"varType":"PORT",.*"dtypeName":"logic"'
)
test.file_grep(
out_filename,
r'{"type":"VAR","name":"clk2",.*"loc":"\w,80:[^"]*",.*"origName":"clk2",.*"direction":"INPUT",.*"isSigPublic":true,.*"attrClocker":"clker",.*"varType":"PORT",.*"dtypeName":"logic"'
)
test.file_grep(
out_filename,
r'{"type":"VAR","name":"data_in",.*"loc":"\w,82:[^"]*",.*"origName":"data_in",.*"direction":"INPUT",.*"isSigPublic":true,.*"attrClocker":"non_clker",.*"varType":"PORT",.*"dtypeName":"logic"'
)
test.execute()
test.passes()

26
test_regress/t/t_constraint_json_only.out
View File

@ -2,7 +2,7 @@
"modulesp": [
{"type":"MODULE","name":"t","addr":"(F)","loc":"d,67:8,67:9","isChecker":false,"isProgram":false,"hasGenericIface":false,"origName":"t","level":0,"modPublic":false,"inLibrary":false,"dead":false,"recursiveClone":false,"recursive":false,"timeunit":"1ps","inlinesp": [],
"stmtsp": [
{"type":"VAR","name":"p","addr":"(G)","loc":"d,69:11,69:12","dtypep":"(H)","origName":"p","isSc":false,"isPrimaryIO":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"VSTATIC","varType":"VAR","dtypeName":"Packet","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
{"type":"VAR","name":"p","addr":"(G)","loc":"d,69:11,69:12","dtypep":"(H)","origName":"p","isSc":false,"isPrimaryIO":false,"isPrimaryClock":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"lifetime":"VSTATIC","varType":"VAR","dtypeName":"Packet","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
{"type":"INITIAL","name":"","addr":"(I)","loc":"d,71:4,71:11","isSuspendable":false,"needProcess":false,
"stmtsp": [
{"type":"BEGIN","name":"","addr":"(J)","loc":"d,71:12,71:17","generate":false,"genfor":false,"implied":false,"needProcess":false,"unnamed":true,"genforp": [],
@ -19,21 +19,21 @@
"stmtsp": [
{"type":"CLASS","name":"Packet","addr":"(O)","loc":"d,7:1,7:6","isExtended":false,"isInterfaceClass":false,"isVirtual":false,"origName":"Packet","level":4,"modPublic":false,"inLibrary":false,"dead":false,"recursiveClone":false,"recursive":false,"timeunit":"1ps","classOrPackagep":"UNLINKED","inlinesp": [],
"stmtsp": [
{"type":"VAR","name":"header","addr":"(P)","loc":"d,8:13,8:19","dtypep":"(Q)","origName":"header","isSc":false,"isPrimaryIO":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"VAUTOM","varType":"MEMBER","dtypeName":"int","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
{"type":"VAR","name":"length","addr":"(R)","loc":"d,9:13,9:19","dtypep":"(Q)","origName":"length","isSc":false,"isPrimaryIO":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"VAUTOM","varType":"MEMBER","dtypeName":"int","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
{"type":"VAR","name":"sublength","addr":"(S)","loc":"d,10:13,10:22","dtypep":"(Q)","origName":"sublength","isSc":false,"isPrimaryIO":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"VAUTOM","varType":"MEMBER","dtypeName":"int","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
{"type":"VAR","name":"if_4","addr":"(T)","loc":"d,11:13,11:17","dtypep":"(U)","origName":"if_4","isSc":false,"isPrimaryIO":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"VAUTOM","varType":"MEMBER","dtypeName":"bit","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
{"type":"VAR","name":"iff_5_6","addr":"(V)","loc":"d,12:13,12:20","dtypep":"(U)","origName":"iff_5_6","isSc":false,"isPrimaryIO":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"VAUTOM","varType":"MEMBER","dtypeName":"bit","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
{"type":"VAR","name":"if_state_ok","addr":"(W)","loc":"d,13:13,13:24","dtypep":"(U)","origName":"if_state_ok","isSc":false,"isPrimaryIO":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"VAUTOM","varType":"MEMBER","dtypeName":"bit","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
{"type":"VAR","name":"array","addr":"(X)","loc":"d,15:13,15:18","dtypep":"(Y)","origName":"array","isSc":false,"isPrimaryIO":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"VAUTOM","varType":"MEMBER","dtypeName":"","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
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{"type":"VAR","name":"header","addr":"(P)","loc":"d,8:13,8:19","dtypep":"(Q)","origName":"header","isSc":false,"isPrimaryIO":false,"isPrimaryClock":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"lifetime":"VAUTOM","varType":"MEMBER","dtypeName":"int","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED","childDTypep": [],"delayp": [],"valuep": [],"attrsp": []},
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2
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View File

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'+verilator+prof+threads+window+', # Deprecated
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'-no-lineno', # Deprecated
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'-prof-threads', # Deprecated

60
test_regress/t/t_dump_json.out
View File

@ -3,18 +3,18 @@
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@ -823,7 +823,7 @@
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@ -836,7 +836,7 @@
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@ -920,7 +920,7 @@
{"type":"REFDTYPE","name":"process","addr":"(PO)","loc":"d,140:21,140:28","dtypep":"UNLINKED","generic":false,"typedefp":"UNLINKED","refDTypep":"UNLINKED","classOrPackagep":"UNLINKED","typeofp": [],"classOrPackageOpp": [],"paramsp": []}
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{"type":"REFDTYPE","name":"process","addr":"(RO)","loc":"d,141:7,141:14","dtypep":"UNLINKED","generic":false,"typedefp":"UNLINKED","refDTypep":"UNLINKED","classOrPackagep":"UNLINKED","typeofp": [],"classOrPackageOpp": [],"paramsp": []}
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@ -934,7 +934,7 @@
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{"type":"TASK","name":"set_status","addr":"(VO)","loc":"d,148:29,148:39","method":false,"dpiExport":false,"dpiImport":false,"dpiOpenChild":false,"dpiOpenParent":false,"isExternDef":false,"isExternProto":false,"prototype":false,"recursive":false,"taskPublic":false,"cname":"set_status","fvarp": [],"classOrPackagep": [],
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{"type":"REFDTYPE","name":"state","addr":"(XO)","loc":"d,148:40,148:45","dtypep":"UNLINKED","generic":false,"typedefp":"UNLINKED","refDTypep":"UNLINKED","classOrPackagep":"UNLINKED","typeofp": [],"classOrPackageOpp": [],"paramsp": []}
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@ -989,7 +989,7 @@
{"type":"TASK","name":"await","addr":"(SP)","loc":"d,174:10,174:15","method":false,"dpiExport":false,"dpiImport":false,"dpiOpenChild":false,"dpiOpenParent":false,"isExternDef":false,"isExternProto":false,"prototype":false,"recursive":false,"taskPublic":false,"cname":"await","fvarp": [],"classOrPackagep": [],"stmtsp": [],"scopeNamep": []},
{"type":"TASK","name":"killQueue","addr":"(TP)","loc":"d,180:17,180:26","method":false,"dpiExport":false,"dpiImport":false,"dpiOpenChild":false,"dpiOpenParent":false,"isExternDef":false,"isExternProto":false,"prototype":false,"recursive":false,"taskPublic":false,"cname":"killQueue","fvarp": [],"classOrPackagep": [],
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{"type":"BRACKETARRAYDTYPE","name":"","addr":"(VP)","loc":"d,180:51,180:52","dtypep":"UNLINKED","generic":false,
"childDTypep": [
@ -1005,7 +1005,7 @@
{"type":"BASICDTYPE","name":"string","addr":"(ZP)","loc":"d,227:14,227:20","dtypep":"(ZP)","keyword":"string","generic":false,"rangep": []}
],"classOrPackagep": [],
"stmtsp": [
{"type":"VAR","name":"s","addr":"(AQ)","loc":"d,228:14,228:15","dtypep":"UNLINKED","origName":"s","isSc":false,"isPrimaryIO":false,"direction":"NONE","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"NONE","varType":"VAR","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED",
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"childDTypep": [
{"type":"BASICDTYPE","name":"string","addr":"(BQ)","loc":"d,228:7,228:13","dtypep":"(BQ)","keyword":"string","generic":false,"rangep": []}
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@ -1042,7 +1042,7 @@
],"scopeNamep": []},
{"type":"TASK","name":"set_randstate","addr":"(OQ)","loc":"d,235:19,235:32","method":false,"dpiExport":false,"dpiImport":false,"dpiOpenChild":false,"dpiOpenParent":false,"isExternDef":false,"isExternProto":false,"prototype":false,"recursive":false,"taskPublic":false,"cname":"set_randstate","fvarp": [],"classOrPackagep": [],
"stmtsp": [
{"type":"VAR","name":"s","addr":"(PQ)","loc":"d,235:40,235:41","dtypep":"UNLINKED","origName":"s","isSc":false,"isPrimaryIO":false,"direction":"INPUT","isConst":false,"isPullup":false,"isPulldown":false,"isUsedClock":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"attrClocker":"UNKNOWN","lifetime":"NONE","varType":"PORT","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED",
{"type":"VAR","name":"s","addr":"(PQ)","loc":"d,235:40,235:41","dtypep":"UNLINKED","origName":"s","isSc":false,"isPrimaryIO":false,"isPrimaryClock":false,"direction":"INPUT","isConst":false,"isPullup":false,"isPulldown":false,"isSigPublic":false,"isLatched":false,"isUsedLoopIdx":false,"noReset":false,"attrIsolateAssign":false,"attrFileDescr":false,"isDpiOpenArray":false,"isFuncReturn":false,"isFuncLocal":false,"lifetime":"NONE","varType":"PORT","isSigUserRdPublic":false,"isSigUserRWPublic":false,"isGParam":false,"isParam":false,"attrScBv":false,"attrSFormat":false,"ignorePostWrite":false,"ignoreSchedWrite":false,"sensIfacep":"UNLINKED",
"childDTypep": [
{"type":"BASICDTYPE","name":"string","addr":"(QQ)","loc":"d,235:33,235:39","dtypep":"(QQ)","keyword":"string","generic":false,"rangep": []}
],"delayp": [],"valuep": [],"attrsp": []},

2
test_regress/t/t_flag_deprecated_bad.out
View File

@ -2,4 +2,6 @@
... For warning description see https://verilator.org/warn/DEPRECATED?v=latest
... Use "/* verilator lint_off DEPRECATED */" and lint_on around source to disable this message.
%Warning-DEPRECATED: Option order-clock-delay is deprecated and has no effect.
%Warning-DEPRECATED: Option '--clk' is deprecated and has no effect.
%Warning-DEPRECATED: Option '--no-clk' is deprecated and has no effect.
%Error: Exiting due to

2
test_regress/t/t_flag_deprecated_bad.py
View File

@ -11,7 +11,7 @@ import vltest_bootstrap
test.scenarios('vlt')
test.lint(verilator_flags2=["--trace-fst-thread --order-clock-delay"],
test.lint(verilator_flags2=["--trace-fst-thread --order-clock-delay --clk foo --no-clk bar"],
fails=True,
expect_filename=test.golden_filename)

2
test_regress/t/t_gantt_hier.py
View File

@ -36,7 +36,7 @@ test.run(cmd=[
if test.vltmt:
test.file_grep(gantt_log, r'Total threads += 2')
test.file_grep(gantt_log, r'Total mtasks += 8')
test.file_grep(gantt_log, r'Total mtasks += 11')
# Predicted thread utilization should be less than 100%
test.file_grep_not(gantt_log, r'Thread utilization =\s*\d\d\d+\.\d+%')
else:

14
test_regress/t/t_gen_alw.v
View File

@ -18,7 +18,10 @@ module t (/*AUTOARG*/
/*AUTOWIRE*/
Test test (/*AUTOINST*/
Test test (// Outputs
.a(),
.b(),
/*AUTOINST*/
// Inputs
.clk (clk),
.in (in[9:0]));
@ -57,13 +60,16 @@ module t (/*AUTOARG*/
endmodule
module Test (/*AUTOARG*/
// Outputs
a, b,
// Inputs
clk, in
); /*verilator hier_block*/
);
/*verilator hier_block*/
input clk;
input [9:0] in;
reg a [9:0];
output reg a [9:0];
integer ai;
always @* begin
for (ai=0;ai<10;ai=ai+1) begin
@ -71,7 +77,7 @@ module Test (/*AUTOARG*/
end
end
reg [1:0] b [9:0];
output reg [1:0] b [9:0];
integer j;
generate

2
test_regress/t/t_interface_bind_public.v
View File

@ -33,7 +33,7 @@ module t
clk
);
input clk /*verilator clocker*/;
input clk;
bit reset;
wire success;

4
test_regress/t/t_json_only_begin_hier.out
View File

@ -2,7 +2,7 @@
"modulesp": [
{"type":"MODULE","name":"test","addr":"(E)","loc":"d,22:8,22:12","isChecker":false,"isProgram":false,"hasGenericIface":false,"origName":"test","level":2,"modPublic":false,"inLibrary":false,"dead":false,"recursiveClone":false,"recursive":false,"timeunit":"1ps","inlinesp": [],
"stmtsp": [
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48
test_regress/t/t_json_only_debugcheck.out
View File

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24
test_regress/t/t_json_only_first.out
View File

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30
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32
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2
test_regress/t/t_lib_prot_secret.v
View File

@ -36,7 +36,7 @@ module secret #(parameter GATED_CLK = 0)
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input clk_en,
input clk /*verilator clocker*/);
input clk);
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logic [31:0] secret_value = 7;

40
test_regress/t/t_var_port_json_only.out
View File

@ -2,68 +2,68 @@
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2
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View File

@ -20,7 +20,7 @@
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2
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View File

@ -16,7 +16,7 @@
<netlist>
<module loc="d,7,8,7,9" name="$root" origName="$root" topModule="1" public="true">
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