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810 B
Verilog
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810 B
Verilog
module top;
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reg [63:0] a = { 8'd5, 16'd6, 32'd7, 8'd8 };
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reg [63:0] b = { 8'd13, 16'd14, 32'd15, 8'd16 };
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wire [63:0] c = { 8'd9, 16'd10, 32'd11, 8'd12 };
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initial begin
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#1;
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$display("a %b", a);
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$display("b %b", b);
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$display("c %b", c);
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$display("x %b", { 8'd1, 16'd2, 32'd3, 8'd4 } );
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$display("$bits(S) = %0d", 40);
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$display("$bits(T) = %0d", 64);
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$display("$bits(a) = %0d", 64);
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$display("$bits(a.x) = %0d", 8);
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$display("$bits(a.y) = %0d", 16);
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$display("$bits(a.z) = %0d", 40);
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$display("$bits(a.z.x) = %0d", 32);
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$display("$bits(a.z.y) = %0d", 8);
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end
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initial begin
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$display("1");
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$display("2");
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$display("3");
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$display("4");
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end
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endmodule
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