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Verilog
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Verilog
module Module1 #(parameter N = 1);
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initial begin
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$display("$bits(T)=", 3);
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$display("$bits(t)=", 3);
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$display("$bits(t.a)=", 1);
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$display("$bits(t.b)=", 2);
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$display("$bits(x)=", 1);
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$display("$bits(y)=", 2);
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$display("$bits(N)=", 32);
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$display("N=", N);
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end
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endmodule
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module Module2 #(parameter N = 1);
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initial begin
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$display("$bits(T)=", 11);
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$display("$bits(t)=", 11);
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$display("$bits(t.a)=", 5);
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$display("$bits(t.b)=", 3);
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$display("$bits(x)=", 5);
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$display("$bits(y)=", 3);
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$display("$bits(N)=", 32);
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$display("N=", N);
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end
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endmodule
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module top;
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Module1 #(3) m1();
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Module2 #(11) m2();
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endmodule
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