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OpenSTA
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test: Remove redundant results folder 

Signed-off-by: Jaehyun Kim <jhkim@precisioninno.com>
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Jaehyun Kim 2026-02-14 00:06:27 +09:00
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commit fdb24d8132
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23
results/test_compat.sdc
View File

@ -1,23 +0,0 @@
###############################################################################
# Created by write_sdc
###############################################################################
current_design sdc_test2
###############################################################################
# Timing Constraints
###############################################################################
create_clock -name clk1 -period 10.0000 [get_ports {clk1}]
create_clock -name clk2 -period 20.0000 [get_ports {clk2}]
create_generated_clock -name genclk -source [get_ports {clk1}] -divide_by 2 [get_pins {reg1/Q}]
create_generated_clock -name genclk2 -source [get_ports {clk2}] -multiply_by 3 [get_pins {reg3/Q}]
create_generated_clock -name genclk3 -source [get_ports {clk1}] -edges {1 3 5} [get_pins {reg2/Q}]
set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}]
set_output_delay 3.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}]
set_false_path\
-from [get_clocks {clk1}]\
-to [get_clocks {clk2}]
###############################################################################
# Environment
###############################################################################
###############################################################################
# Design Rules
###############################################################################

23
results/test_sdc_compat.sdc
View File

@ -1,23 +0,0 @@
###############################################################################
# Created by write_sdc
###############################################################################
current_design sdc_test2
###############################################################################
# Timing Constraints
###############################################################################
create_clock -name clk1 -period 10.0000 [get_ports {clk1}]
create_clock -name clk2 -period 20.0000 [get_ports {clk2}]
set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}]
set_input_delay 2.5000 -clock [get_clocks {clk1}] -rise -max -add_delay [get_ports {in2}]
set_input_delay 1.0000 -clock [get_clocks {clk1}] -fall -min -add_delay [get_ports {in2}]
set_input_delay 1.5000 -clock [get_clocks {clk1}] -clock_fall -add_delay [get_ports {in3}]
set_input_delay 1.8000 -clock [get_clocks {clk2}] -add_delay [get_ports {in3}]
set_output_delay 3.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}]
set_output_delay 3.5000 -clock [get_clocks {clk2}] -rise -max -add_delay [get_ports {out2}]
set_output_delay 1.5000 -clock [get_clocks {clk2}] -fall -min -add_delay [get_ports {out2}]
###############################################################################
# Environment
###############################################################################
###############################################################################
# Design Rules
###############################################################################

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results/test_sdc_digits8.sdc
View File

@ -1,23 +0,0 @@
###############################################################################
# Created by write_sdc
###############################################################################
current_design sdc_test2
###############################################################################
# Timing Constraints
###############################################################################
create_clock -name clk1 -period 10.00000000 [get_ports {clk1}]
create_clock -name clk2 -period 20.00000000 [get_ports {clk2}]
set_input_delay 2.00000000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}]
set_input_delay 2.50000000 -clock [get_clocks {clk1}] -rise -max -add_delay [get_ports {in2}]
set_input_delay 1.00000000 -clock [get_clocks {clk1}] -fall -min -add_delay [get_ports {in2}]
set_input_delay 1.50000000 -clock [get_clocks {clk1}] -clock_fall -add_delay [get_ports {in3}]
set_input_delay 1.79999995 -clock [get_clocks {clk2}] -add_delay [get_ports {in3}]
set_output_delay 3.00000000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}]
set_output_delay 3.50000000 -clock [get_clocks {clk2}] -rise -max -add_delay [get_ports {out2}]
set_output_delay 1.50000000 -clock [get_clocks {clk2}] -fall -min -add_delay [get_ports {out2}]
###############################################################################
# Environment
###############################################################################
###############################################################################
# Design Rules
###############################################################################

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results/test_sdc_native.sdc
View File

@ -1,23 +0,0 @@
###############################################################################
# Created by write_sdc
###############################################################################
current_design sdc_test2
###############################################################################
# Timing Constraints
###############################################################################
create_clock -name clk1 -period 10.0000 [get_ports {clk1}]
create_clock -name clk2 -period 20.0000 [get_ports {clk2}]
set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}]
set_input_delay 2.5000 -clock [get_clocks {clk1}] -rise -max -add_delay [get_ports {in2}]
set_input_delay 1.0000 -clock [get_clocks {clk1}] -fall -min -add_delay [get_ports {in2}]
set_input_delay 1.5000 -clock [get_clocks {clk1}] -clock_fall -add_delay [get_ports {in3}]
set_input_delay 1.8000 -clock [get_clocks {clk2}] -add_delay [get_ports {in3}]
set_output_delay 3.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}]
set_output_delay 3.5000 -clock [get_clocks {clk2}] -rise -max -add_delay [get_ports {out2}]
set_output_delay 1.5000 -clock [get_clocks {clk2}] -fall -min -add_delay [get_ports {out2}]
###############################################################################
# Environment
###############################################################################
###############################################################################
# Design Rules
###############################################################################