diff --git a/results/test_compat.sdc b/results/test_compat.sdc deleted file mode 100644 index 98dc441f..00000000 --- a/results/test_compat.sdc +++ /dev/null @@ -1,23 +0,0 @@ -############################################################################### -# Created by write_sdc -############################################################################### -current_design sdc_test2 -############################################################################### -# Timing Constraints -############################################################################### -create_clock -name clk1 -period 10.0000 [get_ports {clk1}] -create_clock -name clk2 -period 20.0000 [get_ports {clk2}] -create_generated_clock -name genclk -source [get_ports {clk1}] -divide_by 2 [get_pins {reg1/Q}] -create_generated_clock -name genclk2 -source [get_ports {clk2}] -multiply_by 3 [get_pins {reg3/Q}] -create_generated_clock -name genclk3 -source [get_ports {clk1}] -edges {1 3 5} [get_pins {reg2/Q}] -set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}] -set_output_delay 3.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}] -set_false_path\ - -from [get_clocks {clk1}]\ - -to [get_clocks {clk2}] -############################################################################### -# Environment -############################################################################### -############################################################################### -# Design Rules -############################################################################### diff --git a/results/test_sdc_compat.sdc b/results/test_sdc_compat.sdc deleted file mode 100644 index 0db2712f..00000000 --- a/results/test_sdc_compat.sdc +++ /dev/null @@ -1,23 +0,0 @@ -############################################################################### -# Created by write_sdc -############################################################################### -current_design sdc_test2 -############################################################################### -# Timing Constraints -############################################################################### -create_clock -name clk1 -period 10.0000 [get_ports {clk1}] -create_clock -name clk2 -period 20.0000 [get_ports {clk2}] -set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}] -set_input_delay 2.5000 -clock [get_clocks {clk1}] -rise -max -add_delay [get_ports {in2}] -set_input_delay 1.0000 -clock [get_clocks {clk1}] -fall -min -add_delay [get_ports {in2}] -set_input_delay 1.5000 -clock [get_clocks {clk1}] -clock_fall -add_delay [get_ports {in3}] -set_input_delay 1.8000 -clock [get_clocks {clk2}] -add_delay [get_ports {in3}] -set_output_delay 3.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}] -set_output_delay 3.5000 -clock [get_clocks {clk2}] -rise -max -add_delay [get_ports {out2}] -set_output_delay 1.5000 -clock [get_clocks {clk2}] -fall -min -add_delay [get_ports {out2}] -############################################################################### -# Environment -############################################################################### -############################################################################### -# Design Rules -############################################################################### diff --git a/results/test_sdc_digits8.sdc b/results/test_sdc_digits8.sdc deleted file mode 100644 index ee52c369..00000000 --- a/results/test_sdc_digits8.sdc +++ /dev/null @@ -1,23 +0,0 @@ -############################################################################### -# Created by write_sdc -############################################################################### -current_design sdc_test2 -############################################################################### -# Timing Constraints -############################################################################### -create_clock -name clk1 -period 10.00000000 [get_ports {clk1}] -create_clock -name clk2 -period 20.00000000 [get_ports {clk2}] -set_input_delay 2.00000000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}] -set_input_delay 2.50000000 -clock [get_clocks {clk1}] -rise -max -add_delay [get_ports {in2}] -set_input_delay 1.00000000 -clock [get_clocks {clk1}] -fall -min -add_delay [get_ports {in2}] -set_input_delay 1.50000000 -clock [get_clocks {clk1}] -clock_fall -add_delay [get_ports {in3}] -set_input_delay 1.79999995 -clock [get_clocks {clk2}] -add_delay [get_ports {in3}] -set_output_delay 3.00000000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}] -set_output_delay 3.50000000 -clock [get_clocks {clk2}] -rise -max -add_delay [get_ports {out2}] -set_output_delay 1.50000000 -clock [get_clocks {clk2}] -fall -min -add_delay [get_ports {out2}] -############################################################################### -# Environment -############################################################################### -############################################################################### -# Design Rules -############################################################################### diff --git a/results/test_sdc_native.sdc b/results/test_sdc_native.sdc deleted file mode 100644 index 0db2712f..00000000 --- a/results/test_sdc_native.sdc +++ /dev/null @@ -1,23 +0,0 @@ -############################################################################### -# Created by write_sdc -############################################################################### -current_design sdc_test2 -############################################################################### -# Timing Constraints -############################################################################### -create_clock -name clk1 -period 10.0000 [get_ports {clk1}] -create_clock -name clk2 -period 20.0000 [get_ports {clk2}] -set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}] -set_input_delay 2.5000 -clock [get_clocks {clk1}] -rise -max -add_delay [get_ports {in2}] -set_input_delay 1.0000 -clock [get_clocks {clk1}] -fall -min -add_delay [get_ports {in2}] -set_input_delay 1.5000 -clock [get_clocks {clk1}] -clock_fall -add_delay [get_ports {in3}] -set_input_delay 1.8000 -clock [get_clocks {clk2}] -add_delay [get_ports {in3}] -set_output_delay 3.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}] -set_output_delay 3.5000 -clock [get_clocks {clk2}] -rise -max -add_delay [get_ports {out2}] -set_output_delay 1.5000 -clock [get_clocks {clk2}] -fall -min -add_delay [get_ports {out2}] -############################################################################### -# Environment -############################################################################### -############################################################################### -# Design Rules -###############################################################################