luke/OpenRAM
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parameterize how power ring is connected to crba

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Jesse Cirimelli-Low
2026-05-06 09:50:56 -07:00
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commit 541d4ff572
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technology/freepdk45/tech/tech.py
+13
View File
@@ -33,11 +33,21 @@ tech_modules = d.module_type()
###################################################
cell_properties = d.cell_properties()
cell_properties.bitcell_1port.mirror.y = True
cell_properties.bitcell_1port.mirror.y = False
cell_properties.bitcell_2port.mirror.y = True
cell_properties.bitcell_2port.mirror.y = False
###################################################
# Custom cell properties
###################################################
layer_properties = d.layer_properties()
connect_ring_top = False
connect_ring_bottom = False
connect_ring_left = True
connect_ring_right = True
###################################################
# GDS file info
###################################################
@@ -94,6 +104,9 @@ preferred_directions = {"poly": "V",
"m2": "V",
"m3": "H",
"m4": "V"}
lef_rom_interconnect = ["m1", "m2", "m3", "m4"]
###################################################
# Power grid
###################################################
technology/scn4m_subm/tech/tech.py
+15
View File
@@ -34,6 +34,12 @@ cell_properties = d.cell_properties()
cell_properties.bitcell_1port.gnd_layer = "m2"
cell_properties.bitcell_1port.gnd_dir = "V"
cell_properties.bitcell_1port.mirror.y = True
cell_properties.bitcell_1port.mirror.y = False
cell_properties.bitcell_2port.mirror.y = True
cell_properties.bitcell_2port.mirror.y = False
###################################################
# Custom cell properties
###################################################
@@ -92,12 +98,19 @@ preferred_directions = {"poly": "V",
"m3": "H",
"m4": "V"}
lef_rom_interconnect = ["m1", "m2", "m3", "m4"]
###################################################
# Power grid
###################################################
# Use M3/M4
power_grid = m3_stack
connect_ring_top = False
connect_ring_bottom = False
connect_ring_left = True
connect_ring_right = True
###################################################
##GDS Layer Map
###################################################
@@ -340,6 +353,8 @@ drc.add_enclosure("m4",
layer = "via3",
enclosure = 2*_lambda_)
###################################################
# Spice Simulation Parameters
###################################################
technology/sky130/tech/tech_configs/tech_custom_cell.py
+8
View File
@@ -245,6 +245,14 @@ cell_properties.names["write_driver"] = "sky130_fd_bd_sram__openram_write_driver
array_row_multiple = 2
array_col_multiple = 2
###################################################
# Power grid
###################################################
connect_ring_top = True
connect_ring_bottom = True
connect_ring_left = False
connect_ring_right = False
###################################################
# Custom layer properties
###################################################
technology/sky130/tech/tech_configs/tech_cypress_cell.py
+7
View File
@@ -273,6 +273,13 @@ layer_properties.wordline_driver.vertical_supply = True
layer_properties.global_wordline_layer = "m5"
###################################################
# Power grid
###################################################
connect_ring_top = True
connect_ring_bottom = True
connect_ring_left = False
connect_ring_right = False
###################################################
# Discrete tx bins