mirror of https://github.com/YosysHQ/yosys.git
CMake: add missing dependency edges for `synth_*` passes.
This commit is contained in:
parent
25b06f428e
commit
1277640bdf
|
|
@ -1,4 +1,4 @@
|
||||||
yosys_frontend(aigerparse
|
yosys_frontend(aiger
|
||||||
aigerparse.cc
|
aigerparse.cc
|
||||||
aigerparse.h
|
aigerparse.h
|
||||||
REQUIRES
|
REQUIRES
|
||||||
|
|
|
||||||
|
|
@ -83,6 +83,7 @@ yosys_pass(abc9
|
||||||
design
|
design
|
||||||
opt
|
opt
|
||||||
portarcs
|
portarcs
|
||||||
|
read_aiger
|
||||||
read_verilog
|
read_verilog
|
||||||
scc
|
scc
|
||||||
select
|
select
|
||||||
|
|
@ -90,6 +91,7 @@ yosys_pass(abc9
|
||||||
submod
|
submod
|
||||||
techmap
|
techmap
|
||||||
wbflip
|
wbflip
|
||||||
|
write_xaiger
|
||||||
)
|
)
|
||||||
yosys_pass(abc_new
|
yosys_pass(abc_new
|
||||||
abc_new.cc
|
abc_new.cc
|
||||||
|
|
|
||||||
|
|
@ -33,6 +33,7 @@ yosys_pass(synth_analogdevices
|
||||||
share
|
share
|
||||||
simplemap
|
simplemap
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -22,6 +22,7 @@ yosys_pass(synth_fabulous
|
||||||
read_verilog
|
read_verilog
|
||||||
share
|
share
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -40,6 +40,7 @@ yosys_pass(synth_gatemate
|
||||||
share
|
share
|
||||||
simplemap
|
simplemap
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -31,6 +31,7 @@ yosys_pass(synth_gowin
|
||||||
sort
|
sort
|
||||||
splitnets
|
splitnets
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -60,6 +60,7 @@ yosys_pass(synth_ice40
|
||||||
share
|
share
|
||||||
simplemap
|
simplemap
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -24,6 +24,7 @@ yosys_pass(synth_intel
|
||||||
read_verilog
|
read_verilog
|
||||||
setundef
|
setundef
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -25,6 +25,7 @@ yosys_pass(synth_intel_alm
|
||||||
read_verilog
|
read_verilog
|
||||||
share
|
share
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -44,6 +44,7 @@ yosys_pass(synth_lattice
|
||||||
share
|
share
|
||||||
simplemap
|
simplemap
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -53,6 +53,7 @@ yosys_pass(synth_microchip
|
||||||
share
|
share
|
||||||
simplemap
|
simplemap
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -31,6 +31,7 @@ yosys_pass(synth_nanoxplore
|
||||||
setundef
|
setundef
|
||||||
share
|
share
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -68,6 +68,7 @@ yosys_pass(synth_quicklogic
|
||||||
share
|
share
|
||||||
shregmap
|
shregmap
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
|
|
@ -65,6 +65,7 @@ yosys_pass(synth_xilinx
|
||||||
simplemap
|
simplemap
|
||||||
sort
|
sort
|
||||||
stat
|
stat
|
||||||
|
synth
|
||||||
techmap
|
techmap
|
||||||
tribuf
|
tribuf
|
||||||
wreduce
|
wreduce
|
||||||
|
|
|
||||||
Loading…
Reference in New Issue