mirror of https://github.com/YosysHQ/yosys.git
36 lines
606 B
Verilog
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606 B
Verilog
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module mult_24x20_map (
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input [0:23] A,
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input [0:19] B,
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output [0:43] Y
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);
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parameter A_SIGNED = 0;
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parameter B_SIGNED = 0;
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parameter A_WIDTH = 0;
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parameter B_WIDTH = 0;
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parameter Y_WIDTH = 0;
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mult24x20 #() _TECHMAP_REPLACE_ (
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.A (A),
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.B (B),
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.Y (Y) );
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endmodule
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module mult_12x10_map (
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input [0:11] A,
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input [0:9] B,
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output [0:21] Y
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);
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parameter A_SIGNED = 0;
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parameter B_SIGNED = 0;
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parameter A_WIDTH = 0;
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parameter B_WIDTH = 0;
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parameter Y_WIDTH = 0;
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mult12x10 #() _TECHMAP_REPLACE_ (
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.A (A),
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.B (B),
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.Y (Y) );
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endmodule
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