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593 B
Systemverilog
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Systemverilog
`define TEST_OP(op, a, b) $display(`"%0d op %0d = %0d`", a, b, a op b)
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`define TEST(a, b) \
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`TEST_OP(>> , a, b); \
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`TEST_OP(<< , a, b); \
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`TEST_OP(>>>, a, b); \
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`TEST_OP(<<<, a, b)
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module top;
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initial begin
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`TEST(-4, 0);
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`TEST(-4, 1);
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`TEST(-4, 2);
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`TEST(-4, 3);
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`TEST(-1, 0);
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`TEST(-1, 1);
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`TEST(-1, 2);
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`TEST(-1, 3);
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`TEST(1, 0);
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`TEST(1, 1);
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`TEST(1, 2);
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`TEST(1, 3);
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`TEST(2, 0);
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`TEST(2, 1);
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`TEST(2, 2);
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`TEST(2, 3);
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end
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endmodule
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