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443 B
Verilog
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Verilog
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`define TEST(x, y) $display("{%b, %b} => %b", x, y, {x, y});
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module top;
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initial begin
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`TEST(1'sbz, 1'sbx);
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`TEST(1'sb1, 1'sb0);
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`TEST(2'sh3, 32'd0);
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`TEST(3'sh4, 32'd0);
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`TEST(3'sb101, 32'd0);
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`TEST(32'sh3, 32'd0);
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`TEST(32'sh4, 32'd0);
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`TEST(32'sb0101, 32'd0);
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`TEST(32'sh3, 32'd0);
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`TEST(32'sh4, 32'd0);
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`TEST(32'sb0101, 32'd0);
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end
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endmodule
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