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Verilog
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1.7 KiB
Verilog
module top;
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localparam A = 5;
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localparam B0 = 6;
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localparam B1 = 7;
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localparam B2 = 8;
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localparam C = 9;
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localparam D = 100;
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localparam E = 101;
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reg [31:0] x = D;
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initial begin : blk1
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$display("first = %0d", A);
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$display("last = %0d", E);
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$display("num = %0d", 7);
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$display(" A = %0d", A);
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$display("B0 = %0d", B0);
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$display("B1 = %0d", B1);
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$display("B2 = %0d", B2);
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$display(" C = %0d", C);
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$display(" D = %0d", D);
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$display(" E = %0d", E);
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$display(" E = %0d", E);
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$display(" D = %0d", D);
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$display(" C = %0d", C);
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$display("B2 = %0d", B2);
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$display("B1 = %0d", B1);
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$display("B0 = %0d", B0);
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$display(" A = %0d", A);
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$display(" A = %0d", A);
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$display("B1 = %0d", B1);
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$display(" C = %0d", C);
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$display(" E = %0d", E);
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$display("B0 = %0d", B0);
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$display("B2 = %0d", B2);
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$display(" D = %0d", D);
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$display("name = %2s", "");
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$display("next = %0d", 32'dx);
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$display("prev = %0d", 32'dx);
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$display("next(2) = %0d", 32'dx);
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$display("prev(2) = %0d", 32'dx);
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end
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localparam [7:0] X = 0;
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localparam [7:0] Y = 1;
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localparam [7:0] Z = 2;
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initial begin : blk2
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reg signed [7:0] i, a, b;
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$display("first = %b %b", X, X);
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$display("last = %b %b", Z, Z);
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$display("num = %b %b", 3, 3);
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for (i = -3; i <= 4; i += 1) begin
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a = $unsigned(i) % 8'd3;
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b = (8'd3 - ($unsigned(i) % 8'd3)) % 8'd3;
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$display("next(%0d) = %b %b", i, a, a);
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$display("prev(%0d) = %b %b", i, b, b);
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end
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end
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endmodule
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