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clb_ram64x1d minitest
Signed-off-by: John McMaster <JohnDMcMaster@gmail.com> Signed-off-by: Tim 'mithro' Ansell <mithro@mithis.com>
This commit is contained in:
John McMaster
Tim 'mithro' Ansell
parent
86f22183f8
commit
d2a4cbfd75
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@ -0,0 +1,10 @@
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/.Xil
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/design/
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/design.bit
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/design.bits
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/design.dcp
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/usage_statistics_webtalk.*
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/vivado*
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/design.txt
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/top.v
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/params.csv
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@ -0,0 +1,30 @@
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N := 3
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SPECIMENS := $(addprefix specimen_,$(shell seq -f '%03.0f' $(N)))
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SPECIMENS_OK := $(addsuffix /OK,$(SPECIMENS))
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all: top.v
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bash runme.sh
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test -z $(fgrep CRITICAL vivado.log)
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${XRAY_SEGPRINT} -z -D design.bits >design.txt
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top.v: top.py
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python top.py >top.v
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database: $(SPECIMENS_OK)
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${XRAY_SEGMATCH} -o seg_clblx.segbits $(addsuffix /segdata_clbl[lm]_[lr].txt,$(SPECIMENS))
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pushdb:
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${XRAY_MERGEDDB} clbll_l seg_clblx.segbits
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${XRAY_MERGEDDB} clbll_r seg_clblx.segbits
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||||||
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${XRAY_MERGEDDB} clblm_l seg_clblx.segbits
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||||||
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${XRAY_MERGEDDB} clblm_r seg_clblx.segbits
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$(SPECIMENS_OK):
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bash generate.sh $(subst /OK,,$@)
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touch $@
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clean:
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rm -rf specimen_[0-9][0-9][0-9]/ seg_clblx.segbits vivado*.log vivado_*.str vivado*.jou design *.bits *.dcp *.bit design.txt .Xil
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.PHONY: database pushdb clean
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@ -0,0 +1,51 @@
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X10, X11 is generating bits
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others are not
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Ex:
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seg SEG_CLBLM_L_X10Y149
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seg SEG_CLBLM_R_X11Y100
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N=1
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seg SEG_CLBLM_L_X10Y149
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bit 01_23
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bit 31_46
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||||||
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bit 31_47
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||||||
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||||||
|
seg SEG_CLBLM_L_X10Y148
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||||||
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bit 01_23
|
||||||
|
bit 31_46
|
||||||
|
bit 31_47
|
||||||
|
|
||||||
|
seg SEG_CLBLM_L_X10Y147
|
||||||
|
bit 01_23
|
||||||
|
bit 31_46
|
||||||
|
bit 31_47
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||||||
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||||||
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N = 2
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seg SEG_CLBLM_L_X10Y149
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||||||
|
bit 01_23
|
||||||
|
bit 31_16
|
||||||
|
bit 31_17
|
||||||
|
bit 31_46
|
||||||
|
bit 31_47
|
||||||
|
|
||||||
|
seg SEG_CLBLM_L_X10Y148
|
||||||
|
bit 01_23
|
||||||
|
bit 31_16
|
||||||
|
bit 31_17
|
||||||
|
bit 31_46
|
||||||
|
bit 31_47
|
||||||
|
|
||||||
|
seg SEG_CLBLM_L_X10Y147
|
||||||
|
bit 01_23
|
||||||
|
bit 31_16
|
||||||
|
bit 31_17
|
||||||
|
bit 31_46
|
||||||
|
bit 31_47
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@ -0,0 +1,9 @@
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#!/bin/bash
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set -ex
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# rm -f vivado*.log vivado*.jou
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vivado -mode batch -source runme.tcl
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${XRAY_BITREAD} -F $XRAY_ROI_FRAMES -o design.bits -z -y design.bit
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#${XRAY_SEGPRINT} design.bits SLICE_X16Y100 SLICE_X16Y101 SLICE_X16Y102 SLICE_X16Y103
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test -z $(fgrep CRITICAL vivado.log)
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@ -0,0 +1,29 @@
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create_project -force -part $::env(XRAY_PART) design design
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read_verilog top.v
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synth_design -top top
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||||||
|
set_property -dict "PACKAGE_PIN $::env(XRAY_PIN_00) IOSTANDARD LVCMOS33" [get_ports clk]
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||||||
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set_property -dict "PACKAGE_PIN $::env(XRAY_PIN_01) IOSTANDARD LVCMOS33" [get_ports stb]
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||||||
|
set_property -dict "PACKAGE_PIN $::env(XRAY_PIN_02) IOSTANDARD LVCMOS33" [get_ports di]
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||||||
|
set_property -dict "PACKAGE_PIN $::env(XRAY_PIN_03) IOSTANDARD LVCMOS33" [get_ports do]
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|
create_pblock roi
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|
set_property EXCLUDE_PLACEMENT 1 [get_pblocks roi]
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add_cells_to_pblock [get_pblocks roi] [get_cells roi]
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# Need to go outside
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# SLICE_X12Y100:SLICE_X27Y149
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# resize_pblock [get_pblocks roi] -add "$::env(XRAY_ROI)"
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||||||
|
resize_pblock [get_pblocks roi] -add "SLICE_X6Y100:SLICE_X27Y149"
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||||||
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|
set_property CFGBVS VCCO [current_design]
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set_property CONFIG_VOLTAGE 3.3 [current_design]
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|
set_property BITSTREAM.GENERAL.PERFRAMECRC YES [current_design]
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|
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_IBUF]
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|
place_design
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|
route_design
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write_checkpoint -force design.dcp
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write_bitstream -force design.bit
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@ -0,0 +1,155 @@
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import random
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random.seed(0)
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import os
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|
import re
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def slice_xy():
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'''Return (X1, X2), (Y1, Y2) from XRAY_ROI, exclusive end (for xrange)'''
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# SLICE_X12Y100:SLICE_X27Y149
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# Note XRAY_ROI_GRID_* is something else
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m = re.match(r'SLICE_X(.*)Y(.*):SLICE_X(.*)Y(.*)', os.getenv('XRAY_ROI'))
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|
ms = [int(m.group(i + 1)) for i in range(4)]
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|
return ((ms[0], ms[2] + 1), (ms[1], ms[3] + 1))
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CLBN = 400
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|
SLICEX, SLICEY = slice_xy()
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|
# 800
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|
SLICEN = (SLICEY[1] - SLICEY[0]) * (SLICEX[1] - SLICEX[0])
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||||||
|
print('//SLICEX: %s' % str(SLICEX))
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||||||
|
print('//SLICEY: %s' % str(SLICEY))
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||||||
|
print('//SLICEN: %s' % str(SLICEN))
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||||||
|
print('//Requested CLBs: %s' % str(CLBN))
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||||||
|
# Rearranged to sweep Y so that carry logic is easy to allocate
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|
# XXX: careful...if odd number of Y in ROI will break carry
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|
def gen_slicems():
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'''
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|
SLICEM at the following:
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|
SLICE_XxY*
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Where Y any value
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x
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|
Always even (ie 100, 102, 104, etc)
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||||||
|
In our ROI
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x = 6, 8, 10, 12, 14
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||||||
|
'''
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|
# TODO: generate this from DB
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assert((12, 28) == SLICEX)
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||||||
|
for slicex in (6, 8, 10, 12, 14):
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|
for slicey in range(*SLICEY):
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# caller may reject position if needs more room
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yield ("SLICE_X%dY%d" % (slicex, slicey), (slicex, slicey))
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DIN_N = CLBN * 8
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||||||
|
DOUT_N = CLBN * 8
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|
print('''
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||||||
|
module top(input clk, stb, di, output do);
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||||||
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localparam integer DIN_N = %d;
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|
localparam integer DOUT_N = %d;
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|
reg [DIN_N-1:0] din;
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|
wire [DOUT_N-1:0] dout;
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|
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||||||
|
reg [DIN_N-1:0] din_shr;
|
||||||
|
reg [DOUT_N-1:0] dout_shr;
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||||||
|
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||||||
|
always @(posedge clk) begin
|
||||||
|
din_shr <= {din_shr, di};
|
||||||
|
dout_shr <= {dout_shr, din_shr[DIN_N-1]};
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||||||
|
if (stb) begin
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||||||
|
din <= din_shr;
|
||||||
|
dout_shr <= dout;
|
||||||
|
end
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||||||
|
end
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||||||
|
|
||||||
|
assign do = dout_shr[DOUT_N-1];
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roi roi (
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|
.clk(clk),
|
||||||
|
.din(din),
|
||||||
|
.dout(dout)
|
||||||
|
);
|
||||||
|
endmodule
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|
''' % (DIN_N, DOUT_N))
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|
f = open('params.csv', 'w')
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||||||
|
f.write('module,loc,n\n')
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||||||
|
slices = gen_slicems()
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||||||
|
print('module roi(input clk, input [%d:0] din, output [%d:0] dout);' % (DIN_N - 1, DOUT_N - 1))
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||||||
|
for i in range(CLBN):
|
||||||
|
module = 'my_RAM64X1D_N'
|
||||||
|
try:
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|
loc, loc_pos = next(slices)
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|
except StopIteration:
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break
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n = 2
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|
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||||||
|
print(' %s' % module)
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||||||
|
print(' #(.LOC("%s"), .N(%d))' % (loc, n))
|
||||||
|
print(' clb_%d (.clk(clk), .din(din[ %d +: 8]), .dout(dout[ %d +: 8]));' % (i, 8 * i, 8 * i))
|
||||||
|
|
||||||
|
f.write('%s,%s,%s\n' % (module, loc, n))
|
||||||
|
f.close()
|
||||||
|
print('''endmodule
|
||||||
|
|
||||||
|
// ---------------------------------------------------------------------
|
||||||
|
|
||||||
|
''')
|
||||||
|
|
||||||
|
print('''
|
||||||
|
module my_RAM64X1D_N (input clk, input [7:0] din, output [7:0] dout);
|
||||||
|
parameter LOC = "";
|
||||||
|
parameter N = 1;
|
||||||
|
|
||||||
|
generate
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||||||
|
if (N >= 2) begin
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||||||
|
(* LOC=LOC *)
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||||||
|
RAM64X1D #(
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||||||
|
.INIT(64'h0),
|
||||||
|
.IS_WCLK_INVERTED(1'b0)
|
||||||
|
) ramb (
|
||||||
|
.DPO(dout[1]),
|
||||||
|
.D(din[0]),
|
||||||
|
.WCLK(clk),
|
||||||
|
.WE(din[2]),
|
||||||
|
.A0(din[3]),
|
||||||
|
.A1(din[4]),
|
||||||
|
.A2(din[5]),
|
||||||
|
.A3(din[6]),
|
||||||
|
.A4(din[7]),
|
||||||
|
.A5(din[0]),
|
||||||
|
.DPRA0(din[1]),
|
||||||
|
.DPRA1(din[2]),
|
||||||
|
.DPRA2(din[3]),
|
||||||
|
.DPRA3(din[4]),
|
||||||
|
.DPRA4(din[5]),
|
||||||
|
.DPRA5(din[6]));
|
||||||
|
end
|
||||||
|
|
||||||
|
if (N >= 1) begin
|
||||||
|
(* LOC=LOC *)
|
||||||
|
RAM64X1D #(
|
||||||
|
.INIT(64'h0),
|
||||||
|
.IS_WCLK_INVERTED(1'b0)
|
||||||
|
) rama (
|
||||||
|
.DPO(dout[0]),
|
||||||
|
.D(din[0]),
|
||||||
|
.WCLK(clk),
|
||||||
|
.WE(din[2]),
|
||||||
|
.A0(din[3]),
|
||||||
|
.A1(din[4]),
|
||||||
|
.A2(din[5]),
|
||||||
|
.A3(din[6]),
|
||||||
|
.A4(din[7]),
|
||||||
|
.A5(din[0]),
|
||||||
|
.DPRA0(din[1]),
|
||||||
|
.DPRA1(din[2]),
|
||||||
|
.DPRA2(din[3]),
|
||||||
|
.DPRA3(din[4]),
|
||||||
|
.DPRA4(din[5]),
|
||||||
|
.DPRA5(din[6]));
|
||||||
|
end
|
||||||
|
endgenerate
|
||||||
|
endmodule
|
||||||
|
''')
|
||||||
|
|
||||||
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