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1003 B
Verilog
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Verilog
module top;
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reg [6:0] dx, dz, dz2;
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initial begin
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// Check the unsigned version.
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dx = 7'dx;
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dz = 7'dz;
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dz2 = 7'd?;
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$display(" 7'dx: %b", dx, ", 7'dz: %b", dz, ", 7'd?: %b", dz2);
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dx = 'dx;
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dz = 'dz;
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dz2 = 'd?;
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$display(" 'dx: %b", dx, ", 'dz: %b", dz, ", 'd?: %b", dz2);
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dx = 2'dx;
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dz = 2'dz;
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dz2 = 2'd?;
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$display(" 2'dx: %b", dx, ", 2'dz: %b", dz, ", 2'd?: %b", dz2);
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// Check the signed version.
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dx = 7'sdx;
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dz = 7'sdz;
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dz2 = 7'sd?;
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$display("7'sdx: %b", dx, ", 7'sdz: %b", dz, ", 7'sd?: %b", dz2);
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dx = 'sdx;
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dz = 'sdz;
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dz2 = 'sd?;
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$display(" 'sdx: %b", dx, ", 'sdz: %b", dz, ", 'sd?: %b", dz2);
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dx = 2'sdx;
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dz = 2'sdz;
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dz2 = 2'sd?;
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$display("2'sdx: %b", dx, ", 2'sdz: %b", dz, ", 2'sd?: %b", dz2);
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// Check the trailing underscore.
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dx = 7'dx_;
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dz = 7'dz__;
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dz2 = 7'd?___;
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$display("7'dx_: %b", dx, ", 7'dz_: %b", dz, ", 7'd?_: %b", dz2);
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end
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endmodule
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