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Verilog
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Verilog
/* pr1650842 */
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module test;
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initial main;
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task main;
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integer _$ID241, _$ID246, _$ID247, _$ID248, _$ID249, a;
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begin
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a = 0;
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_$ID241 = a;
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a = 9;
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_$ID246 = a;
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_$ID247 = 3;
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a = _$ID247;
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_$ID248 = _$ID246 + _$ID247 ;
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_$ID249 = _$ID248;
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a = _$ID249;
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if( a !== 12 ) begin
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$write("FAIL: expected 12; got %d\n", a);
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$display("_$ID241=%d", _$ID241);
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$display("_$ID246=%d", _$ID246);
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$display("_$ID247=%d", _$ID247);
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$display("_$ID248=%d", _$ID248);
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$display("_$ID249=%d", _$ID249);
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end else begin
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$write("PASSED\n");
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end
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end
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endtask
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endmodule
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