34 lines
605 B
Verilog
34 lines
605 B
Verilog
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module main;
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reg [1:0] D0, D1;
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reg sel;
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wire [1:0] Q;
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test_mux DUT(.\S[1] (1'b0), .\S[0] (sel),
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.\D0[1] (D0[1]), .\D0[0] (D0[0]),
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.\D1[1] (D1[1]), .\D1[0] (D1[0]),
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.\Q[1] (Q[1]), .\Q[0] (Q[0]));
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initial begin
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D0 = 'b01;
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D1 = 'b10;
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sel = 0;
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#1 ;
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if (Q !== D0) begin
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$display("FAILED -- D0=%b, D1=%b, S=%b, Q=%b", D0, D1, sel, Q);
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$finish;
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end
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sel = 1;
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#1 ;
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if (Q !== D1) begin
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$display("FAILED -- D0=%b, D1=%b, S=%b, Q=%b", D0, D1, sel, Q);
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$finish;
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end
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$display("PASSED");
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end
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endmodule // main
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