20 lines
301 B
Verilog
20 lines
301 B
Verilog
`define MACRO2 12
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`define MACRO3 13
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`default_nettype tri1
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module test1();
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buf(a,b);
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initial #1 begin
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$display("test1 macro1 = %0d", `MACRO1 );
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$display("test1 macro2 = %0d", `MACRO2 );
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$display("test1 macro3 = %0d", `MACRO3 );
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$display("test1 wire = %b", a);
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end
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endmodule
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`undef MACRO1
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