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Verilog
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Verilog
module modname;
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`define macro1(arg1=d1) $display(`"arg1`");
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`define macro2(arg1=d1, arg2=d2) $display(`"arg1 arg2`");
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initial begin
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`macro1() // Works
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`macro1(1) // Works
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`macro2() // Cause wrong number of arguments error
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`macro2(1) // Cause wrong number of arguments error
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`macro2(1,2) // Works
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`macro2(,) // Works
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`macro2(1,) // Works
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`macro2(1,2) // Works
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`macro2(,2) // Works
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end
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endmodule
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