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314 B
Verilog
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Verilog
module test();
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parameter [3:0] array[0:3] = '{ 4'd0, 4'd1, 4'd2, 4'd3 };
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initial begin
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$display("%h %h %h %h", array[0], array[1], array[2], array[3]);
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if (array[0] === 4'h0 && array[1] === 4'h1 && array[2] === 4'h2 && array[3] === 4'h3)
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$display("PASSED");
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else
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$display("FAILED");
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end
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endmodule
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