36 lines
502 B
Verilog
36 lines
502 B
Verilog
`timescale 1s/1ms
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module dut;
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reg [7:0] a, b;
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endmodule
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`timescale 1ms/1ms
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module test;
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dut dut();
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initial begin
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dut.a = 0; dut.b = 0;
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$monitor_time_slot(2.0, dut.a, dut.b);
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$monitor_time_slot(5.0, dut.a, dut.b);
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#1000;
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dut.a = 1; dut.b <= 1;
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#1000;
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dut.a = 2; dut.b <= 2;
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#1000;
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dut.a = 3; dut.b <= 3;
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#1000;
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dut.a = 4; dut.b <= 4;
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#1000;
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dut.a = 5; dut.b <= 5;
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#1000;
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dut.a = 6; dut.b <= 6;
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#1000;
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$finish(0);
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end
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endmodule
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