Add regression test for issue #1286.
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parent
28717b4de7
commit
f5708a0322
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@ -0,0 +1,38 @@
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module test;
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reg [1:0] a;
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reg b;
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reg c;
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reg d;
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always_latch begin
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if (a[1])
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c = 1;
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else if (a[0])
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c = 0;
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end
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always_latch begin
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if (b)
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d = 1;
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else if (a[0])
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||||
d = 0;
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||||
end
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reg failed = 0;
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initial begin
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$monitor("%0t : %b %b : %b %b", $time, a, b, c, d);
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a[0] = 1'b1;
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||||
#1 if (c !== 1'b0 && d !== 1'b0) failed = 1;
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a[1] = 1'b1;
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||||
#1 if (c !== 1'b1 && d !== 1'b0) failed = 1;
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||||
b = 1'b1;
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||||
#1 if (c !== 1'b1 && d !== 1'b1) failed = 1;
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if (failed)
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$display("FAILED");
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||||
else
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||||
$display("PASSED");
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||||
end
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endmodule
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@ -69,6 +69,7 @@ br_gh1256a vvp_tests/br_gh1256a.json
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br_gh1256b vvp_tests/br_gh1256b.json
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br_gh1258a vvp_tests/br_gh1258a.json
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br_gh1258b vvp_tests/br_gh1258b.json
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||||
br_gh1286 vvp_tests/br_gh1286.json
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||||
ca_time_real vvp_tests/ca_time_real.json
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case1 vvp_tests/case1.json
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case2 vvp_tests/case2.json
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@ -0,0 +1,5 @@
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{
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||||
"type" : "normal",
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"source" : "br_gh1286.v",
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||||
"iverilog-args" : [ "-g2009" ]
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||||
}
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