Add regression test for issue #703.
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parent
855dd3a7e6
commit
72e86d396c
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@ -0,0 +1,44 @@
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module test;
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logic [7:0] dout;
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logic [7:0] sel;
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for (genvar i = 0; i < 8; i++) begin
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if (i == 0) begin
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assign dout[i] = 1'b0;
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end else if (i == 1) begin
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assign dout[i] = 1'b1;
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end else begin
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// using always block reports error
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always @(*) begin
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if (sel[i]) dout[i] = 1'b1;
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else dout[i] = 1'b0;
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end
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end
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end
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logic [7:0] expected;
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reg failed = 0;
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initial begin
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sel = 8'd1;
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repeat (8) begin
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#1 $display("%b %b", sel, dout);
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expected = sel & 8'b11111100 | 8'b00000010;
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if (dout !== expected) failed = 1;
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sel = sel << 1;
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end
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if (failed)
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$display("FAILED");
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else
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$display("PASSED");
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end
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endmodule
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@ -27,6 +27,7 @@ br_gh383d vvp_tests/br_gh383d.json
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br_gh440 vvp_tests/br_gh440.json
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br_gh552 vvp_tests/br_gh552.json
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br_gh687 vvp_tests/br_gh687.json
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br_gh703 vvp_tests/br_gh703.json
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br_gh710a vvp_tests/br_gh710a.json
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||||
br_gh710b vvp_tests/br_gh710b.json
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||||
br_gh710c vvp_tests/br_gh710c.json
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@ -0,0 +1,5 @@
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{
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"type" : "normal",
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"source" : "br_gh703.v",
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||||
"iverilog-args" : [ "-g2009" ]
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||||
}
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