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# Created by write_sdc
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current_design sdc_test2
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# Timing Constraints
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create_clock -name clk1 -period 10.0000 [get_ports {clk1}]
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create_clock -name clk2 -period 20.0000 [get_ports {clk2}]
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set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}]
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set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in2}]
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set_input_delay 2.0000 -clock [get_clocks {clk2}] -add_delay [get_ports {in3}]
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set_output_delay 3.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}]
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set_output_delay 3.0000 -clock [get_clocks {clk2}] -add_delay [get_ports {out2}]
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# Environment
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set_logic_zero [get_ports {in1}]
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set_logic_one [get_ports {in2}]
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set_logic_dc [get_ports {in3}]
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# Design Rules
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set_min_pulse_width 0.5000 [get_pins {reg1/CK}]
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set_min_pulse_width 0.6000 [get_cells {reg1}]
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set_min_pulse_width -high 0.6000 [get_clocks {clk1}]
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set_min_pulse_width -low 0.4000 [get_clocks {clk1}]
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set_min_pulse_width 0.8000 [get_clocks {clk2}]
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set_max_time_borrow 1.0000 [get_pins {reg1/D}]
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set_max_time_borrow 1.2000 [get_cells {reg2}]
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set_max_time_borrow 2.0000 [get_clocks {clk1}]
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set_max_time_borrow 1.5000 [get_clocks {clk2}]
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