OpenSTA/sdc/test/sdc_exception_thru2.sdcok

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2.3 KiB
Plaintext

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# Created by write_sdc
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current_design sdc_test2
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# Timing Constraints
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create_clock -name clk1 -period 10.0000 [get_ports {clk1}]
create_clock -name clk2 -period 20.0000 [get_ports {clk2}]
set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}]
set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in2}]
set_input_delay 2.0000 -clock [get_clocks {clk2}] -add_delay [get_ports {in3}]
set_output_delay 3.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}]
set_output_delay 3.0000 -clock [get_clocks {clk2}] -add_delay [get_ports {out2}]
group_path -default\
-from [get_ports {in1}]\
-to [get_ports {out1}]
group_path -name grp_thru\
-from [get_ports {in2}]\
-through [get_pins {and1/ZN}]\
-to [get_ports {out1}]
set_multicycle_path -hold -end\
-from [get_ports {in1}]\
-to [get_ports {out1}] 1
set_multicycle_path -setup -start\
-from [get_ports {in1}]\
-to [get_ports {out1}] 3
set_min_delay\
-from [get_ports {in1}]\
-to [get_ports {out1}] 1.0000
set_max_delay -ignore_clock_latency\
-from [get_ports {in1}]\
-to [get_ports {out1}] 8.0000
set_max_delay\
-from [get_ports {in2}]\
-through [get_nets {n2}]\
-to [get_ports {out1}] 6.0000
set_max_delay\
-from [get_ports {in3}]\
-through [get_cells {or1}]\
-to [get_ports {out2}] 7.0000
set_false_path -setup\
-from [get_clocks {clk1}]\
-to [get_ports {out1}]
set_false_path -setup\
-from [get_ports {in3}]\
-to [get_ports {out1}]
set_false_path\
-from [list [get_ports {in1}]\
[get_ports {in2}]]\
-to [list [get_ports {out1}]\
[get_ports {out2}]]
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# Environment
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# Design Rules
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