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4.9 KiB
Tcl
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# Test design environment SDC commands for code coverage
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read_liberty ../../test/nangate45/Nangate45_typ.lib
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read_verilog sdc_test2.v
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link_design sdc_test2
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# Setup clock
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create_clock -name clk1 -period 10 [get_ports clk1]
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create_clock -name clk2 -period 20 [get_ports clk2]
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set_input_delay -clock clk1 2.0 [get_ports in1]
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set_input_delay -clock clk1 2.0 [get_ports in2]
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set_input_delay -clock clk1 2.0 [get_ports in3]
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set_output_delay -clock clk1 3.0 [get_ports out1]
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set_output_delay -clock clk2 3.0 [get_ports out2]
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# set_driving_cell
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set_driving_cell -lib_cell BUF_X1 [get_ports in1]
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set_driving_cell -lib_cell INV_X1 [get_ports in2]
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set_driving_cell -lib_cell BUF_X4 [get_ports in3]
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report_checks -from [get_ports in1] -to [get_ports out1]
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# set_load
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set_load 0.05 [get_ports out1]
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set_load -pin_load 0.03 [get_ports out2]
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report_checks -from [get_ports in1] -to [get_ports out1]
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# set_input_transition
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set_input_transition 0.15 [get_ports in1]
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set_input_transition -rise 0.12 [get_ports in2]
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set_input_transition -fall 0.18 [get_ports in2]
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set_input_transition -min 0.08 [get_ports in3]
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set_input_transition -max 0.20 [get_ports in3]
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report_checks -from [get_ports in2] -to [get_ports out1]
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# set_max_capacitance / set_max_transition / set_max_fanout
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set_max_capacitance 0.1 [get_ports out1]
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set_max_capacitance 0.2 [current_design]
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set_max_transition 0.5 [get_ports out1]
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set_max_transition 1.0 [current_design]
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set_max_transition -clock_path 0.3 [get_clocks clk1]
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set_max_transition -data_path 0.8 [get_clocks clk1]
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set_max_fanout 10 [get_ports in1]
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set_max_fanout 20 [current_design]
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# set_case_analysis
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set_case_analysis 0 [get_ports in3]
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report_checks -from [get_ports in1] -to [get_ports out1]
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unset_case_analysis [get_ports in3]
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set_case_analysis 1 [get_ports in3]
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report_checks -from [get_ports in1] -to [get_ports out1]
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unset_case_analysis [get_ports in3]
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# set_logic_zero / set_logic_one / set_logic_dc
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set_logic_zero [get_ports in3]
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set_logic_one [get_ports in2]
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set_logic_dc [get_ports in1]
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report_checks
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# set_ideal_network
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set_ideal_network [get_ports clk1]
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# set_operating_conditions
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set_operating_conditions typical
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# set_wire_load_model
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set_wire_load_model -name "5K_hvratio_1_1"
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set_wire_load_mode enclosed
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# set_timing_derate
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set_timing_derate -early 0.95
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set_timing_derate -late 1.05
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report_checks
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unset_timing_derate
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# set_max_area
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set_max_area 100.0
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# set_disable_timing
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# Disable timing on an instance
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set_disable_timing [get_cells buf1]
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unset_disable_timing [get_cells buf1]
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# Disable timing on a pin
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set_disable_timing [get_pins buf1/A]
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unset_disable_timing [get_pins buf1/A]
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# set_min_pulse_width
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set_min_pulse_width 1.0 [get_clocks clk1]
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# Port external capacitance / fanout
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set_port_fanout_number 4 [get_ports out1]
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set_resistance -min 10.0 [get_nets n1]
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set_resistance -max 20.0 [get_nets n1]
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# set_voltage
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set_voltage 1.1 -min 0.9
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# Final report
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report_checks
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report_check_types -max_capacitance -max_slew -max_fanout
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