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4.2 KiB
Tcl
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# Test STA variable settings for Variables.cc code coverage
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# Targets: Variables.cc, Sdc.cc (variable-related paths)
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read_liberty ../../test/nangate45/Nangate45_typ.lib
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read_verilog sdc_test2.v
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link_design sdc_test2
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# Setup basic constraints
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create_clock -name clk1 -period 10 [get_ports clk1]
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create_clock -name clk2 -period 20 [get_ports clk2]
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set_input_delay -clock clk1 2.0 [get_ports in1]
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set_output_delay -clock clk1 3.0 [get_ports out1]
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# CRPR variables
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# Enable/disable CRPR
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set ::sta_crpr_enabled 1
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set ::sta_crpr_enabled 0
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set ::sta_crpr_enabled 1
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# CRPR mode
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set ::sta_crpr_mode "same_pin"
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set ::sta_crpr_mode "same_transition"
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# Read back crpr mode
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set mode $::sta_crpr_mode
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# Condition default arcs
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set ::sta_cond_default_arcs_enabled 1
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set ::sta_cond_default_arcs_enabled 0
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# Read back
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set val $::sta_cond_default_arcs_enabled
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# Gated clock checks
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set ::sta_gated_clock_checks_enabled 1
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set ::sta_gated_clock_checks_enabled 0
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set val $::sta_gated_clock_checks_enabled
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# Bidirectional instance paths
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set ::sta_internal_bidirect_instance_paths_enabled 1
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set ::sta_internal_bidirect_instance_paths_enabled 0
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set val $::sta_internal_bidirect_instance_paths_enabled
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# Bidirectional net paths
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set ::sta_bidirect_inst_paths_enabled 1
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set ::sta_bidirect_inst_paths_enabled 0
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set val $::sta_bidirect_inst_paths_enabled
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# Clock through tristate
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set ::sta_clock_through_tristate_enabled 1
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set ::sta_clock_through_tristate_enabled 0
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set val $::sta_clock_through_tristate_enabled
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# Preset/clear arcs
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set ::sta_preset_clear_arcs_enabled 1
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set ::sta_preset_clear_arcs_enabled 0
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set val $::sta_preset_clear_arcs_enabled
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# Recovery/removal checks
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set ::sta_recovery_removal_checks_enabled 1
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set ::sta_recovery_removal_checks_enabled 0
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set val $::sta_recovery_removal_checks_enabled
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# Dynamic loop breaking
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set ::sta_dynamic_loop_breaking 1
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set ::sta_dynamic_loop_breaking 0
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set val $::sta_dynamic_loop_breaking
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# Input port default clock
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set ::sta_input_port_default_clock 1
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set ::sta_input_port_default_clock 0
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set val $::sta_input_port_default_clock
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# Propagate all clocks
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set ::sta_propagate_all_clocks 1
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set ::sta_propagate_all_clocks 0
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set val $::sta_propagate_all_clocks
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# Propagate gated clock enable
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set ::sta_propagate_gated_clock_enable 1
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set ::sta_propagate_gated_clock_enable 0
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set val $::sta_propagate_gated_clock_enable
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# Report default digits
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set ::sta_report_default_digits 4
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set ::sta_report_default_digits 2
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# Final report to verify everything still works
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report_checks -from [get_ports in1] -to [get_ports out1]
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