diff --git a/src/V3LinkLevel.cpp b/src/V3LinkLevel.cpp index f624e6ef3..91d61d994 100644 --- a/src/V3LinkLevel.cpp +++ b/src/V3LinkLevel.cpp @@ -414,3 +414,38 @@ void V3LinkLevel::wrapTopCell(AstNetlist* rootp) { } } } + +void V3LinkLevel::nonWrapTop(AstNetlist* rootp) { + // Perform variable setting step for top modules to prevent + // optimizing away primary ports when only serializing input + if (!rootp->modulesp()) { // Later V3LinkDot will warn + UINFO(1, "No module found"); + return; + } + + // For all top modules + for (AstNodeModule* modp = rootp->modulesp(); modp && modp->isTop(); + modp = VN_AS(modp->nextp(), NodeModule)) { + if (VN_IS(modp, Package)) continue; + + UINFO(5, "LOOP " << modp); + + for (AstNode* subnodep = modp->stmtsp(); subnodep; subnodep = subnodep->nextp()) { + if (AstVar* const varp = VN_CAST(subnodep, Var)) { + UINFO(8, "VARWRAP " << varp); + if (varp->isIO()) { + varp->protect(false); + varp->sigPublic(true); + varp->primaryIO(true); + if (varp->isRef() || varp->isConstRef()) { + varp->v3warn(E_UNSUPPORTED, + "Unsupported: ref/const ref as primary input/output: " + << varp->prettyNameQ()); + } + if (v3Global.opt.systemC()) varp->sc(true); + if (v3Global.opt.noTraceTop()) varp->trace(false); + } + } + } + } +} diff --git a/src/V3LinkLevel.h b/src/V3LinkLevel.h index b929eb6a9..bf2c49be4 100644 --- a/src/V3LinkLevel.h +++ b/src/V3LinkLevel.h @@ -37,6 +37,7 @@ class V3LinkLevel final { public: static void modSortByLevel() VL_MT_DISABLED; static void wrapTop(AstNetlist* rootp) VL_MT_DISABLED; + static void nonWrapTop(AstNetlist* rootp) VL_MT_DISABLED; }; #endif // Guard diff --git a/src/Verilator.cpp b/src/Verilator.cpp index bfe406bd9..363a50b86 100644 --- a/src/Verilator.cpp +++ b/src/Verilator.cpp @@ -251,6 +251,8 @@ static void process() { // Move packages to under new top // Must do this after we know parameters and dtypes (as don't clone dtype decls) V3LinkLevel::wrapTop(v3Global.rootp()); + } else { + V3LinkLevel::nonWrapTop(v3Global.rootp()); } // Propagate constants into expressions diff --git a/test_regress/t/t_json_only_first.out b/test_regress/t/t_json_only_first.out index 2372c1bd6..f3e62d144 100644 --- a/test_regress/t/t_json_only_first.out +++ b/test_regress/t/t_json_only_first.out @@ -2,9 +2,9 @@ "modulesp": [ {"type":"MODULE","name":"t","addr":"(E)","loc":"d,7:8,7:9","isChecker":false,"isProgram":false,"hasGenericIface":false,"origName":"t","level":1,"modPublic":false,"inLibrary":false,"dead":false,"recursiveClone":false,"recursive":false,"timeunit":"1ps","inlinesp": [], "stmtsp": [ - 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b/test_regress/t/t_json_only_primary_io.py @@ -0,0 +1,23 @@ +#!/usr/bin/env python3 +# DESCRIPTION: Verilator: Verilog Test driver/expect definition +# +# Copyright 2025 by Wilson Snyder. This program is free software; you +# can redistribute it and/or modify it under the terms of either the GNU +# Lesser General Public License Version 3 or the Perl Artistic License +# Version 2.0. +# SPDX-License-Identifier: LGPL-3.0-only OR Artistic-2.0 + +import vltest_bootstrap + +test.scenarios('vlt') + +out_filename = test.obj_dir + "/V" + test.name + ".tree.json" + +test.compile(verilator_flags2=['--no-std', '--json-only', '--no-json-edit-nums'], + verilator_make_gmake=False, + make_top_shell=False, + make_main=False) + +test.files_identical(out_filename, test.golden_filename) + +test.passes() diff --git a/test_regress/t/t_json_only_primary_io.v b/test_regress/t/t_json_only_primary_io.v new file mode 100644 index 000000000..832cdb87e --- /dev/null +++ b/test_regress/t/t_json_only_primary_io.v @@ -0,0 +1,30 @@ +// DESCRIPTION: Verilator: Verilog Test module +// +// This file ONLY is placed under the Creative Commons Public Domain, for +// any use, without warranty, 2025 by Wilson Snyder. +// SPDX-License-Identifier: CC0-1.0 + +module top(clk, a1, a2, ready); + input clk; + input a1; + input a2; + output ready; + + wire ready_reg; + + and2_x1 and_cell ( + .a1(a1), + .a2(a2), + .zn(ready_reg) + ); + + assign ready = ready_reg; +endmodule + +module and2_x1 ( + input wire a1, + input wire a2, + output wire zn +); + assign zn = (a1 & a2); +endmodule diff --git a/test_regress/t/t_json_only_tag.out b/test_regress/t/t_json_only_tag.out index c11b5c850..c902c8fda 100644 --- a/test_regress/t/t_json_only_tag.out +++ b/test_regress/t/t_json_only_tag.out @@ -2,9 +2,9 @@ "modulesp": [ {"type":"MODULE","name":"m","addr":"(E)","loc":"d,12:8,12:9","isChecker":false,"isProgram":false,"hasGenericIface":false,"origName":"m","level":1,"modPublic":false,"inLibrary":false,"dead":false,"recursiveClone":false,"recursive":false,"timeunit":"1ps","inlinesp": [], "stmtsp": [ - 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This program is free software; you +# can redistribute it and/or modify it under the terms of either the GNU +# Lesser General Public License Version 3 or the Perl Artistic License +# Version 2.0. +# SPDX-License-Identifier: LGPL-3.0-only OR Artistic-2.0 + +import vltest_bootstrap + +test.scenarios('vlt') + +out_filename = test.obj_dir + "/V" + test.name + ".xml" + +test.compile(verilator_flags2=['--no-std', '-Wno-DEPRECATED --xml-only'], + verilator_make_gmake=False, + make_top_shell=False, + make_main=False) + +test.files_identical(out_filename, test.golden_filename) + +test.passes() diff --git a/test_regress/t/t_xml_primary_io.v b/test_regress/t/t_xml_primary_io.v new file mode 100644 index 000000000..832cdb87e --- /dev/null +++ b/test_regress/t/t_xml_primary_io.v @@ -0,0 +1,30 @@ +// DESCRIPTION: Verilator: Verilog Test module +// +// This file ONLY is placed under the Creative Commons Public Domain, for +// any use, without warranty, 2025 by Wilson Snyder. +// SPDX-License-Identifier: CC0-1.0 + +module top(clk, a1, a2, ready); + input clk; + input a1; + input a2; + output ready; + + wire ready_reg; + + and2_x1 and_cell ( + .a1(a1), + .a2(a2), + .zn(ready_reg) + ); + + assign ready = ready_reg; +endmodule + +module and2_x1 ( + input wire a1, + input wire a2, + output wire zn +); + assign zn = (a1 & a2); +endmodule diff --git a/test_regress/t/t_xml_tag.out b/test_regress/t/t_xml_tag.out index 94f1a4420..f43c235e8 100644 --- a/test_regress/t/t_xml_tag.out +++ b/test_regress/t/t_xml_tag.out @@ -17,9 +17,9 @@ - - - + + +