From 0f6c8c5b5fd27ae563dee333d43eaffaf35844bc Mon Sep 17 00:00:00 2001 From: Tim 'mithro' Ansell Date: Sun, 19 Nov 2017 06:55:22 +0000 Subject: [PATCH] Updating DB Signed-off-by: Tim 'mithro' Ansell --- artix7/segbits_int_l.db | 16 ++++++++++++++++ artix7/segbits_int_r.db | 15 +++++++++++++++ 2 files changed, 31 insertions(+) diff --git a/artix7/segbits_int_l.db b/artix7/segbits_int_l.db index ff5853a..1bc85ae 100644 --- a/artix7/segbits_int_l.db +++ b/artix7/segbits_int_l.db @@ -190,6 +190,22 @@ INT_L.BYP_ALT7.SW2END3 !22_63 !23_63 !24_63 19_62 25_63 INT_L.BYP_ALT7.WL1END3 !23_63 16_63 22_63 24_63 25_63 INT_L.BYP_ALT7.WR1END_S1_0 !22_63 17_63 23_63 24_63 25_63 INT_L.BYP_ALT7.WW2END3 !22_63 !23_63 !25_63 18_62 24_63 +INT_L.CLK_L0.GCLK_L_B1 00_26 01_24 01_31 +INT_L.CLK_L0.GCLK_L_B10_WEST 00_21 00_25 01_31 +INT_L.CLK_L0.GCLK_L_B2 00_25 00_26 01_31 +INT_L.CLK_L0.GCLK_L_B5 01_24 01_28 01_31 +INT_L.CLK_L0.GCLK_L_B6_WEST 00_25 01_28 01_31 +INT_L.CLK_L0.GCLK_L_B9_WEST 00_21 01_24 01_31 +INT_L.CLK_L0.SR1END1 00_22 00_25 01_31 +INT_L.CLK_L0.WR1END1 00_22 01_24 01_31 +INT_L.CLK_L1.GCLK_L_B1 00_27 00_30 00_48 +INT_L.CLK_L1.GCLK_L_B10_WEST 00_48 01_22 01_26 +INT_L.CLK_L1.GCLK_L_B2 00_30 00_48 01_26 +INT_L.CLK_L1.GCLK_L_B5 00_23 00_27 00_48 +INT_L.CLK_L1.GCLK_L_B6_WEST 00_23 00_48 01_26 +INT_L.CLK_L1.GCLK_L_B9_WEST 00_27 00_48 01_22 +INT_L.CLK_L1.SR1END1 00_48 01_25 01_26 +INT_L.CLK_L1.WR1END1 00_27 00_48 01_25 INT_L.EE2BEG0.EE2END0 11_06 14_06 INT_L.EE2BEG0.EE4END0 11_06 13_06 INT_L.EE2BEG0.EL1END0 09_06 12_06 diff --git a/artix7/segbits_int_r.db b/artix7/segbits_int_r.db index 4db2472..15e0774 100644 --- a/artix7/segbits_int_r.db +++ b/artix7/segbits_int_r.db @@ -190,6 +190,21 @@ INT_R.BYP_ALT7.SW2END3 !22_63 !23_63 !24_63 19_62 25_63 INT_R.BYP_ALT7.WL1END3 !23_63 16_63 22_63 24_63 25_63 INT_R.BYP_ALT7.WR1END_S1_0 !22_63 17_63 23_63 24_63 25_63 INT_R.BYP_ALT7.WW2END3 !22_63 !23_63 !25_63 18_62 24_63 +INT_R.CLK0.GCLK_B10 00_21 00_25 01_31 +INT_R.CLK0.GCLK_B1_EAST 00_26 01_24 01_31 +INT_R.CLK0.GCLK_B2_EAST 00_25 00_26 01_31 +INT_R.CLK0.GCLK_B5_EAST 01_24 01_28 01_31 +INT_R.CLK0.GCLK_B6 00_25 01_28 01_31 +INT_R.CLK0.GCLK_B9 00_21 01_24 01_31 +INT_R.CLK0.SR1END1 00_22 00_25 01_31 +INT_R.CLK0.WR1END1 00_22 01_24 01_31 +INT_R.CLK1.GCLK_B10 00_48 01_22 01_26 +INT_R.CLK1.GCLK_B1_EAST 00_27 00_30 00_48 +INT_R.CLK1.GCLK_B5_EAST 00_23 00_27 00_48 +INT_R.CLK1.GCLK_B6 00_23 00_48 01_26 +INT_R.CLK1.GCLK_B9 00_27 00_48 01_22 +INT_R.CLK1.SR1END1 00_48 01_25 01_26 +INT_R.CLK1.WR1END1 00_27 00_48 01_25 INT_R.EE2BEG0.EE2END0 11_06 14_06 INT_R.EE2BEG0.EE4END0 11_06 13_06 INT_R.EE2BEG0.EL1END0 09_06 12_06