diff --git a/ddr3_dimm_micron_sim_behav.wcfg b/ddr3_dimm_micron_sim_behav.wcfg
index 98bc72a..d89e981 100644
--- a/ddr3_dimm_micron_sim_behav.wcfg
+++ b/ddr3_dimm_micron_sim_behav.wcfg
@@ -11,15 +11,15 @@
-
-
-
+
+
+
-
+
-
+
@@ -35,6 +35,14 @@
Model File
label
+
+ i_clk
+ i_clk
+
+
+ clk_locked
+ clk_locked
+
i_controller_clk
i_controller_clk
@@ -43,6 +51,10 @@
i_ddr3_clk
i_ddr3_clk
+
+ i_ddr3_clk_90
+ i_ddr3_clk_90
+
i_ref_clk
i_ref_clk
@@ -73,30 +85,39 @@
o_wb_ack
o_wb_ack
+
+ i_wb_sel[15:0]
+ i_wb_sel[15:0]
+
+
+ o_ddr3_dm[1:0]
+ o_ddr3_dm[1:0]
+
+
i_wb_we
i_wb_we
- i_wb_addr[23:0]
- i_wb_addr[23:0]
+ i_wb_addr[25:0]
+ i_wb_addr[25:0]
- i_wb_data[511:0]
- i_wb_data[511:0]
+ i_wb_data[127:0]
+ i_wb_data[127:0]
o_wb_stall
o_wb_stall
- o_wb_data[511:0]
- o_wb_data[511:0]
+ o_wb_data[127:0]
+ o_wb_data[127:0]
HEXRADIX
- o_wb_data_q[1:0][511:0]
- o_wb_data_q[1:0][511:0]
+ o_wb_data_q[1:0][127:0]
+ o_wb_data_q[1:0][127:0]
HEXRADIX
@@ -118,6 +139,7 @@
cs_n[1:0]
cs_n[1:0]
+
ras_n
@@ -136,8 +158,8 @@
reset_n
- addr[13:0]
- addr[13:0]
+ addr[15:0]
+ addr[15:0]
ba_addr[2:0]
@@ -145,8 +167,13 @@
UNSIGNEDDECRADIX
- dq[63:0]
- dq[63:0]
+ dq[15:0]
+ dq[15:0]
+ HEXRADIX
+
+
+ dq[15:0]
+ dq[15:0]
HEXRADIX
@@ -157,22 +184,30 @@
i_ddr3_clk
i_ddr3_clk
+
+ i_ddr3_clk_90
+ i_ddr3_clk_90
+
- dqs[7:0]
- dqs[7:0]
+ dqs[1:0]
+ dqs[1:0]
- dqs_n[7:0]
- dqs_n[7:0]
+ dqs_n[1:0]
+ dqs_n[1:0]
o_ddr3_clk_p
o_ddr3_clk_p
+ #FF00FF
+ true
o_ddr3_clk_n
o_ddr3_clk_n
+ #FF00FF
+ true
instruction_address[4:0]
@@ -187,6 +222,33 @@
stage2_pending
stage2_pending
+
+ read_data_store[127:0]
+ read_data_store[127:0]
+
+
+ o_wb_data[127:0]
+ o_wb_data[127:0]
+ HEXRADIX
+
+
+ i_controller_data[127:0]
+ i_controller_data[127:0]
+ HEXRADIX
+
+
+ oserdes_data[15:0]
+ oserdes_data[15:0]
+ HEXRADIX
+
+
+ i_controller_toggle_dqs
+ i_controller_toggle_dqs
+
+
+ toggle_dqs_q
+ toggle_dqs_q
+
Bank Track
label
@@ -212,8 +274,8 @@
bank_status_q[7:0]
- bank_active_row_q[7:0][13:0]
- bank_active_row_q[7:0][13:0]
+ bank_active_row_q[7:0][15:0]
+ bank_active_row_q[7:0][15:0]
stage1_pending
@@ -264,8 +326,8 @@
stage1_next_bank[2:0]
- stage1_next_row[13:0]
- stage1_next_row[13:0]
+ stage1_next_row[15:0]
+ stage1_next_row[15:0]
stage1_stall
@@ -300,8 +362,8 @@
state_calibrate[4:0]
- lane[2:0]
- lane[2:0]
+ lane[0:0]
+ lane[0:0]
UNSIGNEDDECRADIX
@@ -325,6 +387,7 @@
dq_target_index[5:0]
dq_target_index[5:0]
+ UNSIGNEDDECRADIX
dqs_target_index_orig[5:0]
@@ -335,43 +398,241 @@
dqs_start_index_repeat[0:0]
- i_phy_iserdes_data[511:0]
- i_phy_iserdes_data[511:0]
+ i_phy_iserdes_data[127:0]
+ i_phy_iserdes_data[127:0]
HEXRADIX
+
+ data_start_index[1:0][6:0]
+ data_start_index[1:0][6:0]
+
- i_phy_iserdes_dqs[63:0]
- i_phy_iserdes_dqs[63:0]
+ i_phy_iserdes_dqs[15:0]
+ i_phy_iserdes_dqs[15:0]
BINARYRADIX
+
+ i_phy_iserdes_dqs[15:0]
+ i_phy_iserdes_dqs[15:0]
+ BINARYRADIX
+
+
+ i_phy_iserdes_dqs_lane1
+ label
+ BINARYRADIX
+ #FF00FF
+ true
+
+ [15]
+ [15]
+
+
+ [14]
+ [14]
+
+
+ [13]
+ [13]
+
+
+ [12]
+ [12]
+
+
+ [11]
+ [11]
+
+
+ [10]
+ [10]
+
+
+ [9]
+ [9]
+
+
+ [8]
+ [8]
+
+
+
+ i_phy_iserdes_dqs_lane0
+ label
+ BINARYRADIX
+ #FF00FF
+ true
+
+ [7]
+ [7]
+
+
+ [6]
+ [6]
+
+
+ [5]
+ [5]
+
+
+ [4]
+ [4]
+
+
+ [3]
+ [3]
+
+
+ [2]
+ [2]
+
+
+ [1]
+ [1]
+
+
+ [0]
+ [0]
+
+
- i_phy_iserdes_bitslip_reference[63:0]
- i_phy_iserdes_bitslip_reference[63:0]
+ i_phy_iserdes_bitslip_reference[15:0]
+ i_phy_iserdes_bitslip_reference[15:0]
+ BINARYRADIX
i_phy_idelayctrl_rdy
i_phy_idelayctrl_rdy
- idelay_dqs[7:0]
- idelay_dqs[7:0]
+ idelay_dqs[1:0]
+ idelay_dqs[1:0]
+
+ i_controller_clk
+ i_controller_clk
+
+
+ i_ddr3_clk
+ i_ddr3_clk
+
- idelay_data[63:0]
- idelay_data[63:0]
+ idelay_data[15:0]
+ idelay_data[15:0]
HEXRADIX
- odelay_data[63:0]
- odelay_data[63:0]
+ odelay_data[15:0]
+ odelay_data[15:0]
ASCIIRADIX
- odelay_dqs[7:0]
- odelay_dqs[7:0]
+ odelay_dqs[1:0]
+ odelay_dqs[1:0]
HEXRADIX
+
+ i_controller_bitslip[1:0]
+ i_controller_bitslip[1:0]
+
+
+ o_controller_iserdes_dqs[15:0]
+ o_controller_iserdes_dqs[15:0]
+ BINARYRADIX
+
+
+ i_phy_iserdes_dqs[15:0]
+ i_phy_iserdes_dqs[15:0]
+ BINARYRADIX
+
+
+ train_delay[1:0]
+ train_delay[1:0]
+
+
+ i_phy_iserdes_bitslip_reference[15:0]
+ i_phy_iserdes_bitslip_reference[15:0]
+ BINARYRADIX
+
+
+ i_phy_iserdes_bitref_lane1
+ label
+ BINARYRADIX
+
+ [15]
+ [15]
+
+
+ [14]
+ [14]
+
+
+ [13]
+ [13]
+
+
+ [12]
+ [12]
+
+
+ [11]
+ [11]
+
+
+ [10]
+ [10]
+
+
+ [9]
+ [9]
+
+
+ [8]
+ [8]
+
+
+
+ i_phy_iserdes_bitref_lane0
+ label
+ BINARYRADIX
+
+ [7]
+ [7]
+
+
+ [6]
+ [6]
+
+
+ [5]
+ [5]
+
+
+ [4]
+ [4]
+
+
+ [3]
+ [3]
+
+
+ [2]
+ [2]
+
+
+ [1]
+ [1]
+
+
+ [0]
+ [0]
+
+
+
+ i_controller_bitslip[1:0]
+ i_controller_bitslip[1:0]
+
+
CMD
label
@@ -385,8 +646,8 @@
i_ddr3_clk
- cmd_d[3:0][23:0]
- cmd_d[3:0][23:0]
+ cmd_d[3:0][25:0]
+ cmd_d[3:0][25:0]
BINARYRADIX
@@ -425,12 +686,12 @@
true
- oserdes_dqs[7:0]
- oserdes_dqs[7:0]
+ oserdes_dqs[1:0]
+ oserdes_dqs[1:0]
- odelay_dqs[7:0]
- odelay_dqs[7:0]
+ odelay_dqs[1:0]
+ odelay_dqs[1:0]
HEXRADIX
@@ -456,6 +717,7 @@
idelay_data_cntvaluein_prev[4:0]
idelay_data_cntvaluein_prev[4:0]
+ UNSIGNEDDECRADIX
o_phy_idelay_dqs_cntvaluein[4:0]
@@ -463,30 +725,46 @@
UNSIGNEDDECRADIX
- o_phy_odelay_data_ld[7:0]
- o_phy_odelay_data_ld[7:0]
+ o_phy_odelay_data_ld[1:0]
+ o_phy_odelay_data_ld[1:0]
- o_phy_odelay_dqs_ld[7:0]
- o_phy_odelay_dqs_ld[7:0]
+ o_phy_odelay_dqs_ld[1:0]
+ o_phy_odelay_dqs_ld[1:0]
- o_phy_idelay_data_ld[7:0]
- o_phy_idelay_data_ld[7:0]
+ o_phy_idelay_data_ld[1:0]
+ o_phy_idelay_data_ld[1:0]
- o_phy_idelay_dqs_ld[7:0]
- o_phy_idelay_dqs_ld[7:0]
+ o_phy_idelay_dqs_ld[1:0]
+ o_phy_idelay_dqs_ld[1:0]
WB2 Registers
label
+
+ dqs_target_index[5:0]
+ dqs_target_index[5:0]
+
+
+ dqs_target_index_orig[5:0]
+ dqs_target_index_orig[5:0]
+
+
+ dq_target_index[5:0]
+ dq_target_index[5:0]
+
+
+ dqs_target_index_value[5:0]
+ dqs_target_index_value[5:0]
+
- i_phy_iserdes_dqs[63:0]
- i_phy_iserdes_dqs[63:0]
+ i_phy_iserdes_dqs[15:0]
+ i_phy_iserdes_dqs[15:0]
BINARYRADIX
@@ -514,44 +792,46 @@
added_read_pipe_max[3:0]
- added_read_pipe[7:0][3:0]
- added_read_pipe[7:0][3:0]
+ added_read_pipe[1:0][3:0]
+ added_read_pipe[1:0][3:0]
dqs_store[39:0]
dqs_store[39:0]
- i_phy_iserdes_bitslip_reference[63:0]
- i_phy_iserdes_bitslip_reference[63:0]
+ i_phy_iserdes_bitslip_reference[15:0]
+ i_phy_iserdes_bitslip_reference[15:0]
- read_data_store[511:0]
- read_data_store[511:0]
+ read_data_store[127:0]
+ read_data_store[127:0]
write_pattern[127:0]
write_pattern[127:0]
- odelay_data_cntvaluein[7:0][4:0]
- odelay_data_cntvaluein[7:0][4:0]
+ odelay_data_cntvaluein[1:0][4:0]
+ odelay_data_cntvaluein[1:0][4:0]
UNSIGNEDDECRADIX
- odelay_dqs_cntvaluein[7:0][4:0]
- odelay_dqs_cntvaluein[7:0][4:0]
+ odelay_dqs_cntvaluein[1:0][4:0]
+ odelay_dqs_cntvaluein[1:0][4:0]
UNSIGNEDDECRADIX
- idelay_data_cntvaluein[7:0][4:0]
- idelay_data_cntvaluein[7:0][4:0]
+ idelay_data_cntvaluein[1:0][4:0]
+ idelay_data_cntvaluein[1:0][4:0]
UNSIGNEDDECRADIX
+
- idelay_dqs_cntvaluein[7:0][4:0]
- idelay_dqs_cntvaluein[7:0][4:0]
+ idelay_dqs_cntvaluein[1:0][4:0]
+ idelay_dqs_cntvaluein[1:0][4:0]
UNSIGNEDDECRADIX
+
i_wb2_addr[31:0]