###############################################################################
# Created by write_sdc
###############################################################################
current_design sdc_test2
###############################################################################
# Timing Constraints
###############################################################################
create_clock -name clk1 -period 10.0000 [get_ports {clk1}]
create_clock -name clk2 -period 20.0000 [get_ports {clk2}]
set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in1}]
set_input_delay 2.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {in2}]
set_input_delay 2.0000 -clock [get_clocks {clk2}] -add_delay [get_ports {in3}]
set_output_delay 3.0000 -clock [get_clocks {clk1}] -add_delay [get_ports {out1}]
set_output_delay 3.0000 -clock [get_clocks {clk2}] -add_delay [get_ports {out2}]
set_false_path\
    -from [get_ports {in1}]\
    -fall_through [get_pins {buf1/Z}]\
    -to [get_ports {out2}]
set_false_path\
    -from [get_ports {in1}]\
    -through [get_pins {buf1/Z}]\
    -through [get_nets {n3}]\
    -to [get_ports {out1}]
set_false_path\
    -from [get_ports {in2}]\
    -through [get_cells {and1}]\
    -through [get_pins {nand1/ZN}]\
    -to [get_ports {out1}]
set_false_path\
    -from [get_ports {in3}]\
    -rise_through [get_pins {or1/ZN}]\
    -to [get_ports {out2}]
set_false_path\
    -through [get_cells {inv1}]\
    -to [get_ports {out2}]
set_false_path\
    -through [get_nets {n1}]\
    -to [get_ports {out1}]
###############################################################################
# Environment
###############################################################################
###############################################################################
# Design Rules
###############################################################################