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# Created by write_sdc
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current_design sdc_test2
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# Timing Constraints
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create_clock -name mclk -period 10.0000 [get_ports {clk1}]
create_generated_clock -name edge_clk -source [get_ports {clk1}] -edges {1 3 5} [get_ports {clk2}]
set_input_delay 1.0000 -clock [get_clocks {mclk}] -add_delay [get_ports {in1}]
set_input_delay 1.0000 -clock [get_clocks {mclk}] -add_delay [get_ports {in2}]
set_input_delay 1.5000 -clock [get_clocks {edge_clk}] -add_delay [get_ports {in3}]
set_output_delay 2.0000 -clock [get_clocks {mclk}] -add_delay [get_ports {out1}]
set_output_delay 2.5000 -clock [get_clocks {edge_clk}] -add_delay [get_ports {out2}]
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# Environment
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# Design Rules
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